超级结器件及其制造方法技术

本发明专利技术公开了一种超级结器件，包括：半导体衬底和表面的缓冲层和第一外延层；超级结的P型柱由填充于沟槽中的P型掺杂的第二外延层组成；沟槽的侧面角度和深度具有由光刻和刻蚀工艺带来的差异；至少部分沟槽的底部穿过进入到缓冲层；缓冲层的掺杂浓度大于第一外延层的掺杂浓度且小于半导体衬底的掺杂浓度；缓冲层的掺杂浓度还满足使对应的各超级结单元的底部插入部分的耐压由缓冲层的掺杂浓度决定，使各超级结单元的实际耐压深度由缓冲层顶部表面之上的部分确定。本发明专利技术还公开了一种超级结器件的制造方法。本发明专利技术能提高晶圆上各位置处形成的超级结单元的耐压的均匀性，从而能提高产品良率。

Superjunction device and its manufacturing method

【技术实现步骤摘要】
超级结器件及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种超级结器件；本专利技术还涉及一种超级结器件的制造方法。
技术介绍
超级结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成，采用了超级结的器件为超级结器件如超级结MOSFET。利用P型薄层和N型薄层电荷平衡的体内降低表面电场(Resurf)技术能提升器件的反向击穿电压的同时又保持较小的导通电阻。超级结的PN间隔的Pillar结构是超级结的最大特点。现有制作PN间隔的pillar结构主要有两种方法，一种是通过多次外延以及离子注入的方法获得，另一种是通过深沟槽刻蚀以及外延(EPI)填充的方式来制作。后一种方法是通过沟槽工艺制作超级结器件，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(EPIFilling)的方式在刻出的沟槽上填充P型掺杂的硅外延。后一种通过沟槽刻蚀及填充工艺方案来制作超级结器件的方法中，由于刻蚀工艺的特性，沟槽的深度和角度会存在面内差异。深度和角度的差异均会对器件的击穿电压(BV)产生影响，角度主要从电荷匹配的方面影响BV，而深度直接从有效耐压层的厚度的方面来影响击穿电压。对于一般器件而言，只要关注器件击穿电压的最小值，使之符合要求即可。但是大电流产品对于器件击穿电压值的分布范围有较高要求，过高和过低的击穿电压均不能满足要求，均会对产品良率产生一定影响。如图1A所示，是现有超级结器件的沟槽深度较浅区域的超级结的示意图；在N型重掺杂的半导体衬底如硅衬底101的表面形成有N型外延层102，在N型外延层102中形成有沟槽103，在沟槽103中填充有P型外延层并由填充于沟槽103中的P型外延层组成P型柱104，由P型柱104之间的N型外延层102组成N型柱，由P型柱104和N型柱交替排列形成超级结，由超级结底部的N型外延层102组成缓冲层(Buffer)，一个P型柱104和对应的一个N型柱形成超级结单元。如图1B是现有超级结器件的沟槽深度较深区域的超级结的示意图；图1B中所示的超级结和图1A中的超级结都是形成于同一片由半导体衬底101组成的晶圆(wafer)上且采用相同的工艺同时形成，但是二者形成于晶圆的不同区域上，这使得沟槽103的深度会不同，图1B中的沟槽单独的用标记103a标出，沟槽103a的深度会大于图1A中的沟槽103的深度。沟槽103a的深度的增加是由于刻蚀工艺本身工艺特性造成的，也即由于刻蚀工艺本身的特性，即使设计的沟槽的宽度和深度都相同，但是无法避免在晶圆的不同区域上形成的沟槽的实际深度会有差异。这种沟槽的深度的差异最后会使对应的超级结单元的击穿电压不同。对应大电流的超级结产品，击穿电压过大和过小都不符合要求。下面以一个带有具体参数的超级结器件来说明：以600V超级结器件为例，一般工艺会将600V超级结器件的沟槽的深度设置为约42μm，这时做到沟槽的深度控制在10％即约4μm以内，能力较好的可以更小如3μm。按照15V/μm～20V/μm的耐压变化估算，4微米将会影响击穿电压60V～80V。更不幸的是，由于角度更大的晶圆的边缘区域同时也是深度更大的区域，而这两种特性均会导致击穿电压的增加。两者叠加往往会导致过大的击穿电压值，以及过大的BV面内分布范围(range)。为了获得更低的电阻率，半导体衬底101的掺杂杂质一般采用As；N型外延层102的掺杂杂质通常为磷，厚度为50微米；沟槽103的设计深度为42微米，沟槽103底部剩余的8微米的N型外延层102作为缓冲层。缓冲层主要是为了避免沟槽刻蚀进入N型重掺杂的半导体衬底101中，如果N型重掺杂的半导体衬底101直接和沟槽接触时，半导体衬底101中的N型杂质会外扩到沟槽中形成的P型柱104中，从而使P型柱104的掺杂异常。通常，缓冲层采用的掺杂浓度与N型外延层102的掺杂浓度一致，而且通常是直接采用N型外延层102来组成缓冲层，缓冲层并不与整体的N型外延层102作出区分。如图2A1所示，是图1A对应的现有超级结器件的掺杂浓度分布的仿真图；掺杂浓度分布的仿真图中，在原始仿真图中，是采用不同颜色来表示不同的掺杂浓度，打印为黑白图之后，不同的颜色转换为不同的灰度；沟槽深度方向定义为X坐标，沿晶圆表面方向定义为Y坐标，具体请参考图2A1所示。如图2A2所示，是图1B对应的现有超级结器件的掺杂浓度分布的仿真图；可以看出，沟槽103a的深度比图2A1中的沟槽103的深度更深，沟槽103为42微米，沟槽103a为46微米。如图2B是沿图2A1或图2A2的N型柱的深度方向上对应的纵向掺杂浓度分布曲线；图2A1和图2A2中N型柱对应的N型外延层102都相同，曲线201为沿X坐标上的N型外延层102的掺杂浓度分布曲线，可以看出，N型外延层102的掺杂浓度为3E+15cm-3。如图2C1所示，是图1A对应的现有超级结器件的电场强度分布的仿真图，图2C1中，电场强度取绝对值(ABS)，原始仿真图中，是采用不同颜色来表示不同的掺杂浓度，打印为黑白图之后，不同的颜色转换为不同的灰度。图2C2是图1B对应的现有超级结器件的电场强度分布的仿真图；可以看出，沟槽103a和沟槽103的底部都出现最大的电场强度，电场强度经过缓冲层后在半导体衬底101中下降为0V/cm，由于沟槽103a的底部的深度更深，故沟槽103a对应的超级结单元的耐压更大。如图2D所示，是沿图2C1和图2C2的N型柱的深度方向上对应的电场强度分布曲线；曲线202是从图2C1的X轴上得到的电场强度分布曲线，曲线203是从图2C2的X轴上得到的电场强度分布曲线；可以看出，曲线203比曲线202会向沟槽的底部方向延伸一段，使得曲线203覆盖面积增加，对应的超级结单元的击穿电压也增加。如图2E所示，是沿图1A和图1B的N型柱的深度方向上对应的电压分布曲线；曲线204对应于图1A的沟槽103对应的超级结单元的耐压，曲线205对应于图1B的沟槽103a对应的超级结单元的耐压，由于沟槽103a的深度更大，曲线205最后的耐压能力会增加。如图2E1所示，是图2E中和超级结的底部对应的电压分布的放大曲线；可以看出，两个击穿电压的差别大于70V即BV＞70V。
技术实现思路
本专利技术所要解决的技术问题是提供一种超级结器件，能提高晶圆上各位置处形成的超级结单元的耐压的均匀性，从而能提高产品良率。为此，本专利技术还提供一种超级结器件的制造方法。为解决上述技术问题，本专利技术提供的超级结器件包括：N型重掺杂的半导体衬底，在所述半导体衬底表面上依次形成有N型掺杂的缓冲层和N型掺杂的第一外延层。超级结由多个P型柱和N型柱交替排列而成，由一个所述P型柱和对应的一个所述N型柱组成一个超级结单元。所述P型柱由填充于对应的沟槽中的P型掺杂的第二外延层组成。所述沟槽通过光刻定义和刻蚀工艺形成在所述第一外延层中，所述半导体衬底形成晶圆，在所述晶圆的不同区域，所述沟槽的深度具有差异；至少部分所述沟槽的底部穿过所述第一外延本文档来自技高网...

【技术保护点】
1.一种超级结器件，其特征在于，包括：N型重掺杂的半导体衬底，在所述半导体衬底表面上依次形成有N型掺杂的缓冲层和N型掺杂的第一外延层；/n超级结由多个P型柱和N型柱交替排列而成，由一个所述P型柱和对应的一个所述N型柱组成一个超级结单元；/n所述P型柱由填充于对应的沟槽中的P型掺杂的第二外延层组成；/n所述沟槽通过光刻定义和刻蚀工艺形成在所述第一外延层中，所述半导体衬底形成晶圆，在所述晶圆的不同区域，所述沟槽的深度具有差异；至少部分所述沟槽的底部穿过所述第一外延层进入到所述缓冲层；所述N型柱由所述P型柱之间对应的所述第一外延层或所述缓冲层组成；/n所述缓冲层的掺杂浓度大于所述第一外延层的掺杂浓度且所述缓冲层的掺杂浓度小于所述半导体衬底的掺杂浓度；令底部会插入到所述缓冲层中的所述超级结单元的底部插入部分为位于缓冲层中的部分，所述缓冲层的掺杂浓度还满足使对应的各所述超级结单元的底部插入部分的耐压由所述缓冲层的掺杂浓度决定，使各所述超级结单元的实际耐压深度由所述缓冲层顶部表面之上的部分确定，从而提高所述晶圆上各所述超级结单元的耐压的均匀性。/n

【技术特征摘要】
1.一种超级结器件，其特征在于，包括：N型重掺杂的半导体衬底，在所述半导体衬底表面上依次形成有N型掺杂的缓冲层和N型掺杂的第一外延层；
超级结由多个P型柱和N型柱交替排列而成，由一个所述P型柱和对应的一个所述N型柱组成一个超级结单元；
所述P型柱由填充于对应的沟槽中的P型掺杂的第二外延层组成；
所述沟槽通过光刻定义和刻蚀工艺形成在所述第一外延层中，所述半导体衬底形成晶圆，在所述晶圆的不同区域，所述沟槽的深度具有差异；至少部分所述沟槽的底部穿过所述第一外延层进入到所述缓冲层；所述N型柱由所述P型柱之间对应的所述第一外延层或所述缓冲层组成；
所述缓冲层的掺杂浓度大于所述第一外延层的掺杂浓度且所述缓冲层的掺杂浓度小于所述半导体衬底的掺杂浓度；令底部会插入到所述缓冲层中的所述超级结单元的底部插入部分为位于缓冲层中的部分，所述缓冲层的掺杂浓度还满足使对应的各所述超级结单元的底部插入部分的耐压由所述缓冲层的掺杂浓度决定，使各所述超级结单元的实际耐压深度由所述缓冲层顶部表面之上的部分确定，从而提高所述晶圆上各所述超级结单元的耐压的均匀性。


2.如权利要求1所述的超级结器件，其特征在于：同一所述晶圆上，深度最浅的所述沟槽的底部表面和所述缓冲层的顶部表面接触；或者，同一所述晶圆上，深度最浅的所述沟槽的底部表面位于所述缓冲层的顶部表面之下。


3.如权利要求1或2所述的超级结器件，其特征在于：所述缓冲层的掺杂浓度为所述第一外延层的掺杂浓度的3倍以上。


4.如权利要求1所述的超级结器件，其特征在于：所述晶圆面内的所述沟槽的深度变化范围的最小值达10％以下。


5.如权利要求1所述的超级结器件，其特征在于：所述半导体衬底为硅衬底，所述半导体衬底的掺杂杂质为砷。


6.如权利要求5所述的超级结器件，其特征在于：所述缓冲层、所述第一外延层和所述第二外延层都为硅外延层。


7.如权利要求6所述的超级结器件，其特征在于：所述缓冲层和所述第一外延层的掺杂杂质都为磷。


8.如权利要求1所述的超级结器件，其特征在于：超级结器件包括超级结MOSFET，所述超级结器件包括多个并联的超级结器件单元，各所述超级结器件单元...

【专利技术属性】
技术研发人员：李昊，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31