【技术实现步骤摘要】
非易失性存储器器件和包括该器件的神经网络系统相关申请的交叉引用本申请要求于2018年12月18日向韩国知识产权局提交的韩国专利申请第10-2018-0164305号的权益，其公开通过引用而整体并入本文。
本公开涉及神经网络系统和/或模型中的算术处理。
技术介绍
半导体存储器器件可被归类为被配置为当电力供应被中断时丢失存储的数据的易失性存储器器件、或被配置为即使电力供应被中断仍保留所存储数据的非易失性存储器器件。非易失性存储器器件可以包括只读存储器(Read-OnlyMemory，ROM)、可编程ROM(ProgrammableROM，PROM)、可擦除PROM(ErasablePROM，EPROM)、电可擦除PROM(ElectricallyErasablePROM，EEPROM)、快闪存储器器件、相变随机存取存储器(Phase-changeRandomAccessMemory，PRAM)、磁RAM(MagneticRAM，MRAM)、电阻式RAM(ResistiveRAM，RRAM)和铁电RAM(Ferro...
【技术保护点】
1.一种非易失性存储器器件，包括：/n存储器单元阵列，其中算术内部数据被写入所述存储器单元阵列；以及/n算术电路，被配置为，/n接收算术输入数据和算术内部数据，用于响应于算术命令的、神经网络的利用算术内部数据和算术输入数据的算术运算，/n使用算术内部数据和算术输入数据来执行神经网络的算术运算，以生成算术结果数据，以及/n输出神经网络的算术运算的算术结果数据。/n
【技术特征摘要】
20181218 KR 10-2018-01643051.一种非易失性存储器器件，包括：
存储器单元阵列，其中算术内部数据被写入所述存储器单元阵列；以及
算术电路，被配置为，
接收算术输入数据和算术内部数据，用于响应于算术命令的、神经网络的利用算术内部数据和算术输入数据的算术运算，
使用算术内部数据和算术输入数据来执行神经网络的算术运算，以生成算术结果数据，以及
输出神经网络的算术运算的算术结果数据。
2.根据权利要求1所述的非易失性存储器器件，其中，算术电路包括，
计算电路，被配置为执行算术运算并生成算术结果数据；以及
缓冲器，被配置为存储算术结果数据。
3.根据权利要求2所述的非易失性存储器器件，其中，缓冲器被配置为在接收到用于神经网络的第二算术运算的第二算术输入数据的条件下输出算术结果数据。
4.根据权利要求1所述的非易失性存储器器件，其中算术输入数据包括，
第一算术输入数据，其中所述第一算术输入数据被写入所述存储器单元阵列的第一页面，并且被用作神经网络的第一算术运算的操作数，以及
第二算术输入数据，其中所述第二算术输入数据被写入所述存储器单元阵列的第二页面，并且被用作神经网络的第二算术运算的操作数。
5.根据权利要求4所述的非易失性存储器器件，其中，非易失性存储器器件被配置为，
接收包括指示第一页面的第一地址和指示第二页面的第二地址的算术信息信号，以及
响应于算术命令和算术信息信号，顺序读取第一算术内部数据和第二算术内部数据。
6.根据权利要求4所述的非易失性存储器器件，其中，非易失性存储器器件还被配置为，
接收包括指示第一页面的第一地址和要被读取用于神经网络的算术运算的页面的数量的算术信息信号，以及
响应于算术命令和算术信息信号，顺序读取第一算术内部数据和第二算术内部数据。
7.根据权利要求1所述的非易失性存储器器件，其中，算术电路还被配置为与接收用于神经网络的第二算术运算的第二算术输入数据并行地执行算术运算。
8.根据权利要求1所述的非易失性存储器器件，其中，算术电路还被配置为与读取用于神经网络的第二算术运算的第二算术内部数据并行地执行算术运算。
9.根据权利要求1所述的非易失性存储器器件，其中，算术电路包括乘法和累加电路，其中所述乘法和累加电路被配置为使用算术内部数据和算术输入数据来执行神经网络的乘法运算和累加运算。
10.根据权利要求9所述的非易失性存储器器件，其中，所述乘法和累加电路包括，
乘法器，被配置为将算术内部数据乘以算术输入数据，并且生成乘法数据；
寄存器，被配置为临时存储算术数据；以及
加法器，被配置为在寄存器中存...
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