一种处理器系统总线结构和系统技术方案

本发明专利技术实施例公开了一种处理器系统总线结构和系统。该结构包括：至少两种总线和至少一个总线信号转换模块，第一总线基于总线信号转换模块与第二总线连接，总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线接口和第二总线接口；控制信号转换单元将第一总线控制信号转换为第二总线控制信号；数据信号转换单元将第一总线数据信号转换为第二总线数据信号；第一总线接口分别与控制信号转换单元和数据信号转换单元电连接，将第一总线信号传输至控制信号转换单元和数据信号转换单元；第二总线接口分别与控制信号转换单元、数据信号转换单元和第二总线电连接，将第二总线控制信号或第二总线数据信号传输至第二总线。提高系统开发效率。

A processor system bus structure and system

【技术实现步骤摘要】
一种处理器系统总线结构和系统
本专利技术实施例涉及通信技术，尤其涉及一种一种处理器系统总线结构和系统。
技术介绍
在大型FPGA(Field-ProgrammableGateArray，现场可编程门阵列)内部系统中，我们常用到内嵌cpu(CentralProcessingUnit，中央处理器)核，包括microblaze软核、arm系列硬核，这些cpu核通常会和FPGA逻辑控制模块进行数据交互。目前比较常用的数据交互总线是使用AXI4.0、AXI-LITE，但这两个总线协议复杂、时序也复杂，对于一般的FPGA设计者，比较难以灵活使用该总线协议，非常容易出错，调试程序错误过程复杂，出问题难以排查解决。尤其对于大型FPGA系统，具有众多子模块时，每个模块如果都使用复杂的AXI总线协议，会增加整个FPGA总线系统的复杂度，增加逻辑资源使用量，也会增加功耗。
技术实现思路
本专利技术实施例提供一种处理器系统总线结构和系统，以实现用户只需了解简单的SIMP_BUS接口时序，就可以轻松实现与AXI接口的微控制单元进行数据交互，提高了处理器系统的开发效率。第一方面，本专利技术实施例提供了一种处理器系统总线结构，该结构包括：至少两种总线和至少一个总线信号转换模块，其中，第一总线基于所述总线信号转换模块与第二总线连接，所述总线信号转换模块用于将所述第一总线中传输的第一总线信号转换为第二总线信号；所述总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线接口和第二总线接口；<br>所述控制信号转换单元，用于将所述第一总线中传输的第一总线控制信号转换为第二总线控制信号；所述数据信号转换单元，用于将所述第一总线中传输的第一总线数据信号转换为第二总线数据信号；所述第一总线接口，分别与所述控制信号转换单元和所述数据信号转换单元电连接，用于将所述第一总线信号传输至所述控制信号转换单元和所述数据信号转换单元；所述第二总线接口，分别与所述控制信号转换单元、所述数据信号转换单元和所述第二总线电连接，用于将所述第二总线控制信号或所述第二总线数据信号传输至所述第二总线。第二方面，本专利技术实施例还提供了一种处理器系统，其特征在于，所述处理器系统包括本专利技术实施例中任一所述的处理器系统总线结构、微控制单元和至少一个元件，其中，所述微控制单元与所述第一总线连接，至少一个元件与所述至少两种总线中的任一总线连接。本专利技术实施例通过设计一种处理器系统总线结构，该总线结构包括：至少两种总线和至少一个总线信号转换模块，其中，第一总线基于所述总线信号转换模块与第二总线连接，所述总线信号转换模块用于将所述第一总线中传输的第一总线信号转换为第二总线信号；所述总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线信号和第二总线接口；控制信号转换单元，用于将第一总线中传输的第一总线控制信号转换为第二总线控制信号；数据信号转换单元，用于将第一总线中传输的第一总线数据信号转换为第二总线数据信号；第一总线接口，分别与控制信号转换单元和数据信号转换单元电连接，用于将所述第一总线信号传输至控制信号转换单元和数据信号转换单元；第二总线接口，分别与控制信号转换单元、数据信号转换单元、第一总线接口和第二总线电连接，用于将第二总线控制信号或第二总线数据信号传输至第二总线。解决了在处理器总线系统中均使用AXI总线时，导致整个处理器总线系统非常复杂的问题，实现简化处理器总线系统，使处理器总线系统更加稳定，并提高系统开发效率的效果。附图说明图1是一种处理器系统总线结构的示意图；图2是AXI_to_APB_interface信号转换模块结构示意图；图3是SIMP_BUS总线接口示意图；图4是SIMP_BUS总线接口的写时序示意图；图5是SIMP_BUS总线接口的读时序示意图；图6是APB_to_SIMP_BUS_interface信号转换模块结构示意图；图7是AXI总线接口逻辑资源使用量示意图；图8是SIMP_BUS总线接口逻辑资源使用量示意图；图9是一种处理器系统结构示意图。具体实施方式下面结合附图和实施例对本专利技术作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部结构。实施例一图1为本专利技术实施例一提供的一种处理器系统总线结构的示意图，本实施例可适用于处理器系统开发的情况，如图1所示，该处理器系统总线结构包括：至少两种总线和至少一个总线信号转换模块，其中，第一总线基于总线信号转换模块与第二总线连接，总线信号转换模块用于将第一总线中传输的第一总线信号转换为第二总线信号；总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线接口和第二总线接口；控制信号转换单元，用于将第一总线中传输的第一总线控制信号转换为第二总线控制信号；数据信号转换单元，用于将第一总线中传输的第一总线数据信号转换为第二总线数据信号；所述第一总线接口，分别与所述控制信号转换单元和所述数据信号转换单元电连接，用于将所述第一总线信号传输至所述控制信号转换单元和所述数据信号转换单元；所述第二总线接口，分别与所述控制信号转换单元、数据信号转换单元和所述第二总线电连接，用于将所述第二总线控制信号或所述第二总线数据信号传输至所述第二总线。示例性的，处理器系统可以是但不限定为FPGA系统。本实施例中，通过总线信号转换模块将不同的两种总线进行连接，形成多总线协议的总线结构，其中，总线信号转换模块中的第二总线接口中端口数量和设置难度小于第一总线的总线接口，以降低处理器系统总线结构的设计难度和复杂度，提高处理器系统中总线结构的灵活性。可选的，至少两种总线包括：AXI总线和APB总线，AXI总线是一种具备高性能、高带宽、低延迟的总线。它的控制信号传输和数据信号传输相位是分离的，支持不对齐数据传输。APB总线用于低带宽的周边外部设备之间的连接，APB的主模块为APB桥，且存在4个控制信号。AXI总线用于连接控制单元，所述AXI总线基于第一总线信号转换模块与所述APB总线连接，其中，所述第一总线信号转换模块包括AXI控制信号转换单元、AXI数据信号转换单元和APB总线接口。示例性的，AXI总线与MCU(MicroControlUnit，微控制单元)连接，传输AXI总线信号，可选的，如图2所示，第一总线信号转换模块为AXI_to_APB_interface信号转换模块，AXI总线连接AXI_to_APB_interface信号转换模块，将AXI总线信号转换为APB总线信号。AXI_to_APB_interface信号转换模块包括控制信号转换单元、数据信号转换单元和APB总线接口，其中，控制信号转换单元用于将AXI总线信号中的控制信号转换为APB总线信号中的控制信号；数据信号转换单元用于将AXI总线信号中的数据信号能够被APB总线接口识别；可选本文档来自技高网...

【技术保护点】
1.一种处理器系统总线结构，其特征在于，包括：至少两种总线和至少一个总线信号转换模块，其中，第一总线基于所述总线信号转换模块与第二总线连接，所述总线信号转换模块用于将所述第一总线中传输的第一总线信号转换为第二总线信号；/n所述总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线接口和第二总线接口；/n所述控制信号转换单元，用于将所述第一总线中传输的第一总线控制信号转换为第二总线控制信号；/n所述数据信号转换单元，用于将所述第一总线中传输的第一总线数据信号转换为第二总线数据信号；/n所述第一总线接口，分别与所述控制信号转换单元和所述数据信号转换单元电连接，用于将所述第一总线信号传输至所述控制信号转换单元和所述数据信号转换单元；/n所述第二总线接口，分别与所述控制信号转换单元、所述数据信号转换单元和所述第二总线电连接，用于将所述第二总线控制信号或所述第二总线数据信号传输至所述第二总线。/n

【技术特征摘要】
1.一种处理器系统总线结构，其特征在于，包括：至少两种总线和至少一个总线信号转换模块，其中，第一总线基于所述总线信号转换模块与第二总线连接，所述总线信号转换模块用于将所述第一总线中传输的第一总线信号转换为第二总线信号；
所述总线信号转换模块包括控制信号转换单元、数据信号转换单元、第一总线接口和第二总线接口；
所述控制信号转换单元，用于将所述第一总线中传输的第一总线控制信号转换为第二总线控制信号；
所述数据信号转换单元，用于将所述第一总线中传输的第一总线数据信号转换为第二总线数据信号；
所述第一总线接口，分别与所述控制信号转换单元和所述数据信号转换单元电连接，用于将所述第一总线信号传输至所述控制信号转换单元和所述数据信号转换单元；
所述第二总线接口，分别与所述控制信号转换单元、所述数据信号转换单元和所述第二总线电连接，用于将所述第二总线控制信号或所述第二总线数据信号传输至所述第二总线。


2.根据权利要求1所述的处理器系统总线结构，其特征在于，所述控制信号转换单元包括时钟同步子单元和信号转换子单元；其中，
所述时钟同步子单元分别与所述第一总线和时钟同步器连接，用于将所述第一总线控制信号的时钟域转换为第二总线中的时钟域；
所述信号转换子单元与所述时钟同步子单元和所述时钟同步器连接，用于将所述第一总线控制信号转换为第二总线控制信号。


3.根据权利要求1所述的处理器系统总线结构，其特征在于，所述数据信号转换单元包括异步先入先出队列。


4.根据权利要求1所述的处理器系统总线结构，其特征在于，所述至少两种总线包括：AXI总线和APB总线，所述AXI总线用于连接微控制单元，所述AXI总线基于第一总线信号转换模块与所述APB总线连接，其中，所述第一总线信号转换模块包括AXI控制信号转换单元、AXI数据信号转换单元和APB总线接口。


5.根据权利要求1所述的处理器系统总线结构，其特征在...

【专利技术属性】
技术研发人员：何志华，
申请(专利权)人：广东博智林机器人有限公司，
类型：发明
国别省市：广东;44