一种Cache RAM与Retention RAM数据高速交换架构及其方法技术

本发明专利技术公开了一种Cache RAM与Retention RAM数据高速交换架构及其方法，该架构包括：Cache模块包括Cache RAM，用于对数据进行缓存；Retention RAM，用于在系统休眠时，进行数据的缓存；数据交换控制器包括第一RAM端口和第二RAM端口；第一RAM端口与Cache RAM相连，用于实现数据交换控制器与CacheRAM之间的数据传输；第二RAM端口与Retention RAM相连，用于实现数据交换控制器与Retention RAM间的数据传输。该方法包括：数据从Cache RAM换出时：数据交换控制器发起对Cache RAM进行读操作，数据依次通过第一RAM端口和第二RAM端口输入Retention RAM中；数据换入Cache RAM时：数据交换控制器发起对Retention RAM进行读操作，数据依次通过第二RAM端口和第一RAM端口输入Cache RAM中。本发明专利技术显著提高了数据传输效率，提高了系统性能用户体验。

A high speed data exchange architecture and method between cache RAM and retention RAM

【技术实现步骤摘要】
一种CacheRAM与RetentionRAM数据高速交换架构及其方法
本专利技术涉及数据交换
，更具体的说是涉及一种CacheRAM与RetentionRAM数据高速交换架构及其方法。
技术介绍
随着物联网和嵌入式系统对低成本，大容量外部存储需求的扩大，通过增加专用的cache控制器对低速外部存储数据进行缓存逐渐成为一种主流的技术方案。根据数据/指令调用的空间局部性和时间局部性原则，通过Cache控制器可减少数据/指令频繁的调入调出，加快访问速度。然而在实际应用中，系统休眠时，CacheRAM中的数据会直接丢失。一种改进方案是，在系统休眠时通过AHB总线和RetentionRAM进行换入换出。但是该方案占用了大量的系统带宽，影响了Cache模块与CPU的性能，并且增加了系统的上下电时间，降低了用户体验；因此，如何提出一种能够提高数据交换的效率以及缩短上下电时间的数据高速交换架构及其方法是本领域技术人员亟需解决的问题。
技术实现思路
有鉴于此，本专利技术提供了一种CacheRAM与RetentionRAM数据高速交换架构及其方法，通过增加少量的硬件资源，提高CacheRAM与RetentionRAM的数据传输效率，缩短系统上下电时间，达到有效提高系统性能并提高用户体验的目的。为了实现上述目的，本专利技术采用如下技术方案：一种CacheRAM与RetentionRAM数据高速交换架构，通过AHB总线与CPU或者DMA相连，且所述数据高速交换架构的输出端与外部存储器相连，包括：Cache模块、RetentionRAM和数据交换控制器；所述Cache模块包括CacheRAM，所述CacheRAM，用于对数据进行缓存；所述RetentionRAM，用于在系统休眠时，进行数据的缓存；所述数据交换控制器包括第一RAM端口和第二RAM端口；所述第一RAM端口与所述CacheRAM相连，用于实现所述数据交换控制器与CacheRAM之间的数据传输；所述第二RAM端口与所述RetentionRAM相连，用于实现所述数据交换控制器与所述RetentionRAM之间的数据传输。优选的，所述Cache模块还包括TAGRAM、TAGRAM、Cache控制器存储控制器和第一寄存器文件；所述CacheRAM与所述TAGRAM相连；所述Cache控制器分别与所述TAGRAM和所述存储控制器相连，所述存储控制器还与所述外部存储器相连，所述第一寄存器文件与所述Cache控制器相连；所述TAGRAM，用于作为CacheRAM的地址重映射的存储单元；所述Cache控制器，用于对CacheRAM的访问控制；所述存储控制器，用于控制所述外部存储与所述CacheRAM数据的交换；所述第一寄存器文件，用于定义所述Cache控制器的编程接口。优选的，所述数据交换控制器包括主控制状态机、数据搬运过滤判断模块、TAG缓存单元、Cacheline行缓存单元、存储访问端口控制模块，AHBslave接口模块、第二寄存器文件和中断接口；所述主控制状态机，用于控制数据搬运；所述数据搬运过滤判断模块与所述主控制状态机相连，用于判断数据是否开始搬运；所述TAG缓存单元分别与所述数据搬运过滤判断模块和所述存储访问端口控制模块相连，用于缓存TAG内容；所述Cacheline行缓存单元与所述存储访问端口控制模块相连，用于缓存所搬运的Cacheline数据；所述存储访问端口控制模块还分别与所述主控制状态机、第一RAM端口和第二RAM端口相连，用于对各个端口进行控制；所述AHBslave接口模块与所述AHB总线上的AHBSlave端口相连，用于与系统进行数据传输；所述第二寄存器文件分别与所述主控制状态机和所述数据搬运过滤判断模块相连，用于存储寄存器配置命令；所述中断接口与所述主控制状态机相连，用于通知所述CPU或DMA数据搬运的结束。优选的，所述交换架构还包括CacheAHB总线接口模块和RetentionRAMAHB总线接口模块；所述CacheAHB总线接口模块连接所述AHB总线和所述Cache模块；所述RetentionRAMAHB总线接口模块连接所述AHB总线和所述RetentionRAM；其中：所述CacheAHB总线接口模块，用于提供AHB总线接口和RAM接口，实现所述AHB总线与所述CacheRAM之间数据的传输；所述RetentionRAMAHB总线接口模块，用于提供AHB总线接口和RAM接口，实现所述AHB总线与所述RetentionRAM之间数据的传输。一种CacheRAM与RetentionRAM数据高速交换方法，其特征在于，包括以下内容：数据从CacheRAM搬出时：数据交换控制器发起数据读操作，对所述CacheRAM进行读操作，数据通过第一RAM端口进入所述数据交换控制器内，并通过第二RAM端口输入所述RetentionRAM中；数据搬入所述CacheRAM时：所述数据交换控制器发起数据读操作，对所述RetentionRAM进行读操作，数据通过所述第二RAM端口进入所述数据交换控制器内，并通过所述第一RAM端口输入所述CacheRAM中。优选的，在进行数据的搬入和搬出前，对第一寄存器文件和第二寄存器文件进行配置；AHBslave接口模块接收配置命令，对第二寄存器文件进行配置；其中，对寄存器文件进行配置的内容包括：搬运数据的方向、搬运数据的源起始地址、搬运数据的目标起始地址和搬运数据的范围偏移量。优选的，数据从CacheRAM搬出时的具体步骤为：S1.主控制状态机控制第一RAM端口从TAGRAM中读取TAG项，经过存储访问端口控制模块将读取到的TAG项缓存至TAG缓存单元；S2.主控制状态机调用数据搬运过滤判断模块，根据当前TAG项判断是否开始搬运数据；S3.通过第一RAM端口从所述CacheRAM中读取DAT标识对应的cacheline数据到Cacheline行缓存单元中；S4.将Cacheline行缓存单元中的有效数据，通过第二RAM端口写入对应的RetentionRAM中；S5.当前搬运结束后，根据范围偏移量的设置，决定是否结束：不结束则继续读取下个TAG项，继续搬运数据；结束则回到IDLE状态，并通过中断接口告知系统数据搬运完成。优选的，数据搬入所述CacheRAM时的具体步骤为：S1.主控制状态机控制第二RAM端口从RetentionRAM中读取TAG项，经过存储访问端口控制模块将读取到的TAG项缓存至TAG缓存单元；S2.主控制状态机调用数据搬运过滤判断模块，根据当前TAG项判断是否开始搬运数据；S3.通过第二RAM端口从RetentionRAM中读取DAT标识对应的cacheline数据到Cacheline行缓存单元中；S4本文档来自技高网...

【技术保护点】
1.一种Cache RAM与Retention RAM数据高速交换架构，通过AHB总线与CPU或者DMA相连，且所述数据高速交换架构的输出端与外部存储器相连，其特征在于，包括：Cache模块、Retention RAM和数据交换控制器；/n所述Cache模块包括Cache RAM，所述Cache RAM，用于对数据进行缓存；/n所述Retention RAM，用于在系统休眠时，进行数据的缓存；/n所述数据交换控制器包括第一RAM端口和第二RAM端口；/n所述第一RAM端口与所述Cache RAM相连，用于实现所述数据交换控制器与CacheRAM之间的数据传输；/n所述第二RAM端口与所述Retention RAM相连，用于实现所述数据交换控制器与所述Retention RAM之间的数据传输。/n

【技术特征摘要】
1.一种CacheRAM与RetentionRAM数据高速交换架构，通过AHB总线与CPU或者DMA相连，且所述数据高速交换架构的输出端与外部存储器相连，其特征在于，包括：Cache模块、RetentionRAM和数据交换控制器；
所述Cache模块包括CacheRAM，所述CacheRAM，用于对数据进行缓存；
所述RetentionRAM，用于在系统休眠时，进行数据的缓存；
所述数据交换控制器包括第一RAM端口和第二RAM端口；
所述第一RAM端口与所述CacheRAM相连，用于实现所述数据交换控制器与CacheRAM之间的数据传输；
所述第二RAM端口与所述RetentionRAM相连，用于实现所述数据交换控制器与所述RetentionRAM之间的数据传输。


2.根据权利要求1所述的一种CacheRAM与RetentionRAM数据高速交换架构，其特征在于，所述Cache模块还包括TAGRAM、TAGRAM、Cache控制器存储控制器和第一寄存器文件；
所述CacheRAM与所述TAGRAM相连；
所述Cache控制器分别与所述TAGRAM和所述存储控制器相连，所述存储控制器还与所述外部存储器相连，所述第一寄存器文件与所述Cache控制器相连；
所述TAGRAM，用于作为CacheRAM的地址重映射的存储单元；
所述Cache控制器，用于对CacheRAM的访问控制；
所述存储控制器，用于控制所述外部存储与所述CacheRAM数据的交换；
所述第一寄存器文件，用于定义所述Cache控制器的编程接口。


3.根据权利要求2所述的一种CacheRAM与RetentionRAM数据高速交换架构，其特征在于，所述数据交换控制器包括主控制状态机、数据搬运过滤判断模块、TAG缓存单元、Cacheline行缓存单元、存储访问端口控制模块，AHBslave接口模块、第二寄存器文件和中断接口；
所述主控制状态机，用于控制数据搬运；
所述数据搬运过滤判断模块与所述主控制状态机相连，用于判断数据是否开始搬运；
所述TAG缓存单元分别与所述数据搬运过滤判断模块和所述存储访问端口控制模块相连，用于缓存TAG内容；
所述Cacheline行缓存单元与所述存储访问端口控制模块相连，用于缓存所搬运的Cacheline数据；
所述存储访问端口控制模块还分别与所述主控制状态机、第一RAM端口和第二RAM端口相连，用于对各个端口进行控制；
所述AHBslave接口模块与所述AHB总线上的AHBSlave端口相连，用于与系统进行数据传输；
所述第二寄存器文件分别与所述主控制状态机和所述数据搬运过滤判断模块相连，用于存储寄存器配置命令；
所述中断接口与所述主控制状态机相连，用于通知所述CPU或DMA数据搬运的结束。


4.根据权利要求1所述的一种CacheRAM与RetentionRAM数据高速交换架构，其特征在于，还包括CacheAHB总线接口模块和RetentionRAMAHB总线接口模块；
所述CacheAHB总线接口模块连接所述AHB总线和所述Cache模块；
所述RetentionRAMAHB总线接口模块连接所述AHB总线和所述RetentionRAM；其中：
所述CacheAHB总线接口模块，用于提供AHB总线接口和RAM接口，实现所述AHB总线与所述CacheRAM之间数据的传输；
所述RetentionRAMAHB总线接口模块，用于提供AHB总线接口和RAM接口，实现所述AHB总线与所述RetentionRAM之...

【专利技术属性】
技术研发人员：杨友才，张林，边海勃，
申请(专利权)人：大唐半导体科技有限公司，
类型：发明
国别省市：北京;11