主机时钟位滑动校准制造技术

本申请案涉及主机时钟位滑动校准。在本文中揭示用于在主机装置处将有效取样延迟施加到例如来自嵌入式多媒体卡eMMC装置的输入信号或时钟信号中的一者的装置及技术。所述主机装置可相对于所述时钟信号的第一边缘将可配置延迟施加到所述输入信号或所述时钟信号中的一者、使用所述时钟信号根据所述可配置延迟对所述输入信号进行取样，且将所述经取样输入信号选择性地对准到所述时钟信号的后续第二边缘以扩展所述主机装置的所述可配置延迟。

Master clock bit slide calibration

【技术实现步骤摘要】
主机时钟位滑动校准
本专利技术涉及存储器装置，特定来说涉及主机时钟位滑动校准。
技术介绍
存储器装置是为主机系统(例如，计算机或其它电子装置)提供电子数据存储的半导体电路。存储器装置可为易失性或非易失性的。易失性存储器需要电力来维持数据，且包含例如随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)以及其它存储器的装置。非易失性存储器可在不供电时存留所存储数据，且包含例如快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、电阻可变存储器、例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)以及其它存储器的装置。主机系统通常包含主机处理器、用以支持主机处理器的第一量的主要存储器(例如，通常为易失性存储器，例如DRAM)及除主要存储器以外或与主要存储器分开的提供额外存储以存留数据的一或多个存储系统(例如，通常为非易失性存储器，例如快闪存储器)。例如固态驱动器(SSD)、通用快闪存储(UFSTM)装置、多媒体卡(MMC)固态存储装置、嵌入式MMC装置(eMMC)等的存储系统可包含存储器控制器及一或多个存储器装置，包含若干个裸片或逻辑单元(LUN)。在特定实例中，每一裸片可包含若干个存储器阵列及在其上的外围电路系统，例如裸片逻辑或裸片处理器。所述存储器控制器可包含经配置以通过通信接口(例如，双向并行或串行通信接口)与主机(例如，主机处理器或接口电路系统)通信的接口电路系统。所述存储器控制器可从主机系统接收与存储器操作或指令相关联的命令或操作，例如用以在存储器装置与主机之间传送数据(例如，用户数据及相关联完整性数据，例如错误数据或地址数据等)的读取或写入操作、用以从存储器装置擦除数据的擦除操作、执行驱动管理操作(例如，数据迁移、无用单元收集、块退隐)等。
技术实现思路
根据本申请案的一方面，提供一种系统。所述系统包括：主机的主机输入电路，所述主机经配置以将数据及时钟信号传递到存储器装置，所述主机输入电路经配置以将有效取样延迟施加到输入信号或时钟信号中的一者，所述主机输入电路包含：延迟电路，其经配置以相对于所述时钟信号的第一边缘将有限范围的可配置延迟施加到所述输入信号或所述时钟信号中的一者；取样电路，其经配置以使用所述时钟信号根据所述可配置延迟对所述输入信号进行取样；及选择电路，其经配置以将所述经取样输入信号选择性地对准到所述时钟信号的后续第二边缘以扩展所述主机输入电路的所述可配置延迟。根据本申请案的另一方面，提供一种系统。所述系统包括：主机输入电路，其经配置以针对输入信号或时钟信号中的一者确定有效取样延迟，所述主机输入电路包含：延迟电路，其经配置以相对于所述时钟信号的选定边缘将可配置延迟施加到所述输入信号或所述时钟信号中的一者；及取样电路，其经配置以使用所述时钟信号根据所述可配置延迟对所述输入信号进行取样；其中所述主机输入电路经配置以选择所述时钟信号的第一边缘、调整所述可配置延迟，且针对所述时钟信号的所述选定第一边缘使用所述经取样输入信号以若干个可配置延迟确定第一有效取样窗，其中所述主机输入电路经配置以选择所述时钟信号的第二边缘、调整所述可配置延迟，且针对所述时钟信号的所述选定第二边缘使用所述经取样输入信号以若干个可配置延迟确定第二有效取样窗，且其中所述主机输入电路经配置以针对所述时钟信号的所述第一边缘及所述第二边缘使用所述第一有效取样窗及所述第二有效取样窗选择可配置延迟。根据本申请案的又一方面，提供一种方法。所述方法包括：使用主机输入电路将有效取样延迟施加到输入信号或时钟信号中的一者，其中施加所述有效取样延迟包含：使用延迟电路相对于所述时钟信号的第一边缘将可配置延迟施加到所述输入信号或所述时钟信号中的一者；使用取样电路来使用所述时钟信号根据所述可配置延迟对所述输入信号进行取样；及使用选择电路将所述经取样输入信号选择性地对准到所述时钟信号的后续第二边缘以扩展所述主机输入电路的所述可配置延迟。附图说明在图式(其未必按比例绘制)中，相似编号可在不同视图中描述类似组件。具有不同字母后缀的相似编号可表示类似组件的不同例子。图式一般以实例方式而非限制方式图解说明本文件中所论述的各种实施例。图1图解说明包含主机及存储系统的实例性主机系统。图2图解说明实例性嵌入式多媒体卡(eMMC)系统或eMMC系统的部分，包含主机、eMMC装置及通信接口。图3到6图解说明eMMC系统中的信号的实例性时序图。图7图解说明用于存储器系统的实例性测试系统。图8图解说明具有经扩展通信接口的测试系统的实例性时序图。图9图解说明包含延迟电路及取样电路的实例性取样级。图10图解说明包含取样级、同步级、选择级、利用级及配置寄存器的实例性主机输入级。图11图解说明包含取样级、同步级及选择级的实例性主机输入级的部分。图12图解说明主机输入级信号的实例性时序图。图13图解说明包含取样级、同步级、选择级及利用级的实例性主机输入级。图14图解说明可对其执行本文中所论述的技术(例如，方法)中的任何一或多者的实例性机器的框图。具体实施方式软件(例如，程序)、指令、操作系统(OS)及其它数据通常存储于存储系统上且由主要存储器存取以供由主机处理器使用。主要存储器(例如，RAM)通常是更快的、更昂贵的且存储器装置类型(例如，易失性)不同于存储系统的大多数存储器(例如，非易失性，例如SSD、UFS、eMMC等)。除主要存储器以外，主机系统还可包含通常比主要存储器快的不同水平的易失性存储器，例如静态存储器(例如，高速缓冲存储器，通常为SRAM)群组，在特定实例中，所述易失性存储器经配置而以接近于或超过主机处理器的速度的速度但以比主要存储器低的密度且比主要存储器高的成本来操作。在其它实例中，取决于所要主机系统性能、大小、复杂性或成本，可使用更多或更少水平或数量的主要存储器或静态存储器。主机系统与存储系统之间的传播延迟可尤其取决于操作条件(例如，温度改变、供应电压电平等)，在特定实例中，所述操作条件甚至在单个操作(例如，经扩展读取操作等)内或期间改变。可执行测试以跨越各种操作条件校准主机系统与存储系统之间的通信，以便设定有效取样延迟以优化由主机系统对来自存储系统的数据的取样(例如，避免在数据转换期间进行取样)。在特定实例中，可在主机与存储系统之间的通信接口的一或多个数据线或者通信接口的一或多个其它线(例如，命令线、时钟线、数据选通线等)上执行测试。主机系统或存储系统可包含经配置以帮助对准用于取样的数据的延迟元件(例如，一或多个延迟电路等)。所述延迟元件可提供对通信接口的一或多个线、在主机系统与存储系统之间传递的信息或者一或多个内部或所接收时钟(例如，数据选通信号、取样时钟、内部时钟等)的可配置延迟。然而，延迟元件通常具有有限量的可配置延迟。在特定技术(例如本文档来自技高网...

【技术保护点】
1.一种系统，其包括：/n主机的主机输入电路，所述主机经配置以将数据及时钟信号传递到存储器装置，所述主机输入电路经配置以将有效取样延迟施加到输入信号或时钟信号中的一者，所述主机输入电路包含：/n延迟电路，其经配置以相对于所述时钟信号的第一边缘将有限范围的可配置延迟施加到所述输入信号或所述时钟信号中的一者；/n取样电路，其经配置以使用所述时钟信号根据所述可配置延迟对所述输入信号进行取样；及/n选择电路，其经配置以将所述经取样输入信号选择性地对准到所述时钟信号的后续第二边缘以扩展所述主机输入电路的所述可配置延迟。/n

【技术特征摘要】
20181213 US 16/219,2181.一种系统，其包括：
主机的主机输入电路，所述主机经配置以将数据及时钟信号传递到存储器装置，所述主机输入电路经配置以将有效取样延迟施加到输入信号或时钟信号中的一者，所述主机输入电路包含：
延迟电路，其经配置以相对于所述时钟信号的第一边缘将有限范围的可配置延迟施加到所述输入信号或所述时钟信号中的一者；
取样电路，其经配置以使用所述时钟信号根据所述可配置延迟对所述输入信号进行取样；及
选择电路，其经配置以将所述经取样输入信号选择性地对准到所述时钟信号的后续第二边缘以扩展所述主机输入电路的所述可配置延迟。


2.根据权利要求1所述的系统，其中所述延迟电路的所述可配置延迟具有有限范围，且
其中所述选择电路经配置以使所述主机输入电路的所述可配置延迟的范围扩展超过所述延迟电路的所述有限范围。


3.根据权利要求1所述的系统，其中所述可配置延迟包含一定数目个延迟抽头，
其中所述延迟抽头的范围覆盖所述时钟信号的周期的二分之一或更少，且
其中所述选择电路经配置以将所述经取样输入选择性地对准到所述时钟信号的所述后续第二上升或下降边缘以使所述主机输入电路的所述可配置延迟的所述范围扩展超过所述时钟信号的所述周期的所述二分之一而不增加所述延迟抽头的所述数目。


4.根据权利要求1所述的系统，其中所述延迟电路经配置以将所述可配置延迟施加到所述输入信号，且
其中所述取样电路经配置以在所述时钟信号的上升边缘及下降边缘处对所述经延迟输入信号进行取样，且使用所述经取样经延迟输入信号提供上升边缘经取样数据及下降边缘经取样数据。


5.根据权利要求1所述的系统，其中所述延迟电路经配置以将所述可配置延迟施加到所述时钟信号，且
其中所述取样电路经配置以在所述经延迟时钟信号的上升边缘及下降边缘处对所述输入信号进行取样，且使用所述经取样输入信号及所述经延迟时钟信号提供上升边缘经取样数据及下降边缘经取样数据。


6.根据权利要求1所述的系统，其中所述主机输入电路经配置以接收所述输入信号及所述时钟信号，且提供对应于所述时钟信号的上升边缘及下降边缘的输出信号，
其中所述取样电路经配置以在所述时钟信号的上升边缘及下降边缘处对所述输入信号进行取样，
其中所述主机输入电路包含同步电路，所述同步电路经配置以使上升边缘经取样数据及下降边缘经取样数据同步到所述时钟信号的所述上升边缘或所述下降边缘中的选定一者且根据所述选定上升边缘或下降边缘提供经重新取样上升边缘数据及经重新取样下降边缘数据，
其中所述选择电路经配置以根据选定对准选择性地对准所述经重新取样上升边缘数据及所述经重新取样下降边缘数据，且
其中所述主机输入电路经配置以控制所述取样电路的所述可配置延迟及所述选择电路的所述选定对准。


7.根据权利要求6所述的系统，其中所述主机输入电路包含经配置以根据所述输入信号控制所述取样电路的所述配置延迟及所述选择电路的所述选定对准的配置寄存器。


8.根据权利要求1所述的系统，其中所述时钟信号的所述第一边缘为所述时钟信号的第一上升或下降边缘，且
其中所述时钟信号的所述后续第二边缘为继所述时钟信号的所述第一边缘之后的所述时钟信号的上升或下降边缘。


9.根据权利要求1所述的系统，其中所述主机输入电路经配置以针对所述输入信号或时钟信号中的一者确定所述有效取样延迟，
其中所述主机输入电路经配置以选择所述时钟信号的第一边缘、调整所述可配置延迟，且针对所述时钟信号的所述选定第一边缘使用所述经取样输入信号以若干个可配置延迟确定第一有效取样窗，
其中所述主机输入电路经配置以选择所述时钟信号的第二边缘、调整所述可配置延迟，且针对所述时钟信号的所述选定第二边缘使用所述经取样输入信号以若干个可配置延迟确定第二有效取样窗，且
其中所述主机输入电路经配置以针对所述时钟信号的所述第一边缘及所述第二边缘使用所述第一有效取样窗及所述第二有效取样窗选择所述有效延迟。


10.一种系统，其包括：
主机输入电路，其经配置以针对输入信号或时钟信号中的一者确定有效取样延迟，所述主机输入电路包含：
延迟电路，其经配置以相对于所述时钟信号的选定边缘将可配置延迟施加到所述输入信号或所述时钟信号中的一者；及
取样电路，其经配置以使用所述时钟信号根据所述可配置延迟对所述输入信号进行取样；
其中所述主机输入电路经配置以选择所述时钟信号的第一边缘、调整所述可配置延迟，且针对所述时钟信号的所述选定第一边缘使用所述经取样输入信号以若干个可配置延迟确定第一有效...

【专利技术属性】
技术研发人员：C·贾乔，E·迪马蒂诺，J·C·贝尔，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US