用于压力传感器的电子装置制造方法及图纸

一种装置，其包括：限定晶体管阵列的层堆叠，其中所述层堆叠包含表面导体图案，所述表面导体图案限定(i)栅极导体阵列，每个栅极导体提供用于相应列晶体管的栅极电极，以及(ii)像素导体阵列，每个像素导体与相应晶体管相关联，并且经由所述相应晶体管的半导体沟道连接到行导体阵列中的一个，每一行导体与相应行的晶体管相关联；其中每个栅极导体被配置为基本上完全围绕与所述栅极导体相关联的所述相应列晶体管的所述像素导体延伸。

Electronic device for pressure sensor

【技术实现步骤摘要】
【国外来华专利技术】用于压力传感器的电子装置
技术介绍
一些压力传感器利用电阻器材料的导电性的压力相关性。用于例如映射区域上压力变化的传感器阵列可以包括有源矩阵背板，所述有源矩阵背板包含晶体管阵列，每个晶体管与栅极线和读取线的唯一组合相关联，其中与压敏电阻器材料膜电接触的表面导体图案限定栅极导体阵列以及每个晶体管的像素导体。每个晶体管的每个像素导体经由所述晶体管的半导体沟道在层堆叠内连接到读取线阵列中的一个。将压敏电阻器材料的膜图案化成岛或单元是用于改进这种压力传感器阵列的输出的一种技术，但是本申请的专利技术人已经认识到在不对压敏电阻器材料进行图案化的情况下改进输出是存在挑战的。
技术实现思路
因此，提供了一种装置，其包括：限定晶体管阵列的层堆叠，其中所述层堆叠包含表面导体图案，所述表面导体图案限定(i)栅极导体阵列，每个栅极导体提供用于相应列晶体管的栅极电极，以及(ii)像素导体阵列，每个像素导体与相应晶体管相关联，并且经由所述相应晶体管的半导体沟道连接到行导体阵列中的一个，每一行导体与相应行的晶体管相关联；其中每个栅极导体被配置为基本上完全围绕与所述栅极导体相关联的所述相应列晶体管的所述像素导体延伸。根据一个实施例，每个栅极导体基本上完全围绕与所述栅极导体相关联的所述相应列晶体管的所有所述像素导体中的每个单独像素导体延伸。因此，还提供了一种压力传感器，其包括如上所述的装置和与所述表面导体图案电接触的压敏电阻器材料膜，其中所述压敏材料表现出与压力有关的导电性。附图说明在下文中仅以示例的方式并参考附图描述本专利技术的实施例，附图中：图1是根据本专利技术示例实施例的压力传感器装置的一部分的元件配置的横截面图示；以及图2是根据示例实施例的用于压力传感器装置的背板的表面和下层导体图案的示例配置的平面图示。具体实施方式根据本专利技术实施例的压力传感器装置包括与背板的表面导体图案电接触的压敏电阻器材料2的膜，压敏电阻器材料例如是电阻弹性体(例如碳掺杂的橡胶，其材料密度和导电性随所施加的压力的变化而变化)，所述背板包括支撑在例如塑料支撑膜4上并限定晶体管的有源矩阵阵列的层堆叠。在此示例实施例中，晶体管的有源矩阵阵列包括用于控制部件的有机晶体管装置的阵列(例如有机薄膜晶体管(OTFT)装置的阵列)。OTFT包括用于半导体沟道的有机半导体(例如，有机聚合物或小分子半导体)。表面导体图案包括栅极线6的阵列，每条栅极线为晶体管阵列中的相应列晶体管提供栅极电极。表面导体图案还包括像素导体8的阵列，每个像素导体与晶体管阵列的相应晶体管相关联。在表面导体图案中，像素导体8彼此分离，并且与栅极导体6分离。每个像素导体8经由绝缘体12中的通孔10(图2中的虚线所示)并经由相应晶体管的半导体沟道14连接到由堆叠下层处的另一导体图案(图2中的虚线所示)限定的读取线16的阵列中的一个。读取线阵列中的每个读取线16与相应行晶体管相关联，由此，每个晶体管(以及每个像素导体8)与栅极线和读取线的唯一组合相关联。出于本专利申请的目的，术语行和列不指示任何特定的绝对方向，而是指示相对于彼此基本上正交的任何一对方向。每个栅极线6延伸到晶体管阵列的边缘以用于连接到栅极驱动器芯片的相应端子，并且每个读取线16延伸到晶体管阵列的边缘以用于连接到读取线驱动器芯片的相应端子。栅极驱动器芯片和读取线驱动器芯片可以是分开的芯片，或者可以组合成单个芯片。每个栅极线6被配置为围绕与栅极线6相关联的晶体管的所有像素导体8延伸。在图2所示的示例中，每个栅极线6还被配置为围绕与栅极线6相关联的所述列晶体管的一组像素导体8内的每个像素导体8单独地延伸。在操作中，栅极驱动器芯片顺序地向栅极线6施加“导通”电压，并且当“导通”电压顺序地施加到栅极线6时，读取线芯片处理读取线16处的电响应。更详细地，栅极驱动器芯片被配置为根据预定时序图案向其端子中的每一个输出“导通”电压(例如，对于p型半导体的示例，相对较大的负电压(例如，-15V))，同时在其余输出端子(即，除在任何时刻“导通”的一个端子之外的所有输出端子)输出“断开”电压(例如0V)。压敏电阻器材料2的未图案化膜不可避免地在栅极线6之间提供不可忽略的电流路径，由此向一个栅极线6施加“导通”电压会不可避免地导致相邻栅极线6的电位变化。栅极线6之间的这种串扰可能导致相邻列晶体管(即与相邻栅极线相关联的晶体管列)至少部分地同时导通(即，超过一列晶体管同时导通)。然而，栅极线6的上述配置被设计为使对相邻列像素导体/晶体管的读取线电流的影响最小化，所述影响可能由于上述效果而无意地“导通”。每个栅极线6完全围绕相应列像素导体8(与栅极线6相关联的晶体管列的像素导体8)的延伸具有这样的效果：即有意地“导通的”栅极线6(即，连接到“导通的”栅极驱动器芯片端子的栅极线6)和与相邻栅极线6相关联的像素导体8的所有部分之间的电位差小于有意地“导通的”栅极线6和相邻栅极线6之间的电位差。因此，减少了与任何相邻栅极线相关联的像素导体8对读取线16中的电流的影响。此外，每个栅极线6围绕与栅极线6相关联的晶体管的每个单独的像素导体8的延伸具有这样的附加效果：使一行中的一个像素导体的区域中的压敏电阻器膜2的电阻变化对相邻行的读取线电流的影响最小化。在一个示例实施例中，支撑衬底可以包括塑料膜，半导体沟道14可以包括有机半导体，例如有机聚合物半导体，绝缘体12可以包括一种或多种有机聚合物材料，并且导体表面和下层图案中的每一个可以由金属/合金层或金属/合金层的堆叠形成。层堆叠可以包括另外的层，例如有机材料层，以促进电荷载流子在导体图案和有机半导体之间的转移。除了上文明确提及的任何修改之外，本领域技术人员还将清楚，可以在本专利技术的范围内对描述的实施例进行各种其它修改。申请人在此单独公开本文描述的每一个体特征及两个或更多个此类特征的任意组合，以本领域技术人员的普通知识，能够总体上基于本说明书实行此类特征或组合，而不考虑此类特征或特征的组合是否能解决本文所公开的任何问题；且不对权利要求书的范围造成限制。申请人指示本专利技术的各方面可以由任何此类个别特征或特征的组合组成。本文档来自技高网...

【技术保护点】
1.一种装置，其包括：限定晶体管阵列的层堆叠，其中所述层堆叠包含表面导体图案，所述表面导体图案限定(i)栅极导体阵列，每个栅极导体提供用于相应列晶体管的栅极电极，以及(ii)像素导体阵列，每个像素导体与相应晶体管相关联，并且经由所述相应晶体管的半导体沟道连接到行导体阵列中的一个，每一行导体与相应行的晶体管相关联；其中每个栅极导体被配置为基本上完全围绕与所述栅极导体相关联的所述相应列晶体管的所述像素导体延伸。/n

【技术特征摘要】
【国外来华专利技术】20171027 GB 1717715.51.一种装置，其包括：限定晶体管阵列的层堆叠，其中所述层堆叠包含表面导体图案，所述表面导体图案限定(i)栅极导体阵列，每个栅极导体提供用于相应列晶体管的栅极电极，以及(ii)像素导体阵列，每个像素导体与相应晶体管相关联，并且经由所述相应晶体管的半导体沟道连接到行导体阵列中的一个，每一行导体与相应行的晶体管相关联；其中每个栅极导体被配...

【专利技术属性】
技术研发人员：J·哈丁，S·马卡姆，
申请(专利权)人：弗莱克因艾伯勒有限公司，
类型：发明
国别省市：英国;GB