存储器模块和存储器系统技术方案

公开存储器模块和存储器系统。一种存储器系统包括：存储器装置，其中具有多个易失性存储器模块；以及存储器控制器，电结合到所述多个易失性存储器模块。存储器控制器被配置为：响应于由所述多个易失性存储器模块中的第一易失性存储器模块生成报警信号，校正所述多个易失性存储器模块中的第一易失性存储器模块中的错误，并且在生成报警信号时并发地进行刷新所述多个易失性存储器模块中的第二易失性存储器模块的至少一部分的操作。

Memory module and memory system

【技术实现步骤摘要】
存储器模块和存储器系统本申请要求于2018年12月3日提交的第10-2018-0153637号韩国专利申请的优先权，所述韩国专利申请的公开通过引用包含于此。
在此公开的本专利技术构思的实施例涉及半导体存储器装置，更具体地讲，涉及包括易失性存储器装置的存储器模块和包括存储器模块的存储器系统。
技术介绍
半导体存储器可包括易失性存储器(诸如，动态随机存取存储器或静态随机存取存储器)和非易失性存储器(诸如，闪存、相变存储器、铁电存储器、磁存储器或电阻式存储器)。通常，易失性存储器支持高速随机存取，并且经常用作计算系统(诸如，个人计算机、服务器或工作站)的主存储器。易失性存储器装置可包括在多个存储器模块中的每个中。多个存储器模块可基于存储器模块(诸如，双列直插存储器模块(DIMM))的多种标准之一。在这种情况下，多个存储器模块可被插入到直接与计算系统或存储器系统的处理器连接的DIMM插座/插槽中，并且可提供快的操作速度。为了确保将被交换的数据的准确性，存储器系统可执行错误检测(诸如，命令/地址的奇偶校验或写入数据的循环冗余校验(CRC))。在这种情况下，每当从提供给特定存储器模块的信号检测到错误时，处理器就可执行用于纠错的处理，但是在校正与特定存储器模块相关联的错误时，处理器不会允许对所有存储器模块执行刷新操作。因此，需要支持并发的纠错操作和存储器刷新操作的处理器和存储器模块。
技术实现思路
本专利技术构思的实施例提供一种包括易失性存储器装置的存储器模块和包括所述存储器模块的存储器系统，所述存储器模块用于改善由于特定存储器模块的操作状态而导致的任何其他存储器模块的刷新操作的脆弱性。根据示例性实施例，一种存储器模块包括：易失性存储器装置和控制器。控制器响应于从报警引脚接收的第一报警信号，刷新易失性存储器装置。控制器检测易失性存储器装置的错误，并将与错误相应的第二报警信号输出到报警引脚。根据示例性实施例，一种存储器系统包括：处理器、第一存储器模块和第二存储器模块。处理器可提供信息。第一存储器模块可包括：第一易失性存储器装置；以及第一控制器，从将被提供给第一易失性存储器装置的写入信息检测错误，并生成与检测到的错误相应的报警信号。第二存储器模块可包括：第二易失性存储器装置；以及第二控制器，响应于报警信号刷新第二易失性存储器装置。处理器可响应于报警信号再次将写入信息提供给第一存储器模块。根据示例性实施例，一种存储器系统可包括第一存储器模块、第二存储器模块和存储器控制器。第一存储器模块可包括：非易失性存储器装置；以及第一控制器，基于非易失性存储器装置的操作条件生成报警信号。第二存储器模块可包括：易失性存储器装置；以及第二控制器，响应于报警信号刷新易失性存储器装置。根据本专利技术构思的另一实施例，提供一种存储器系统，包括：存储器装置，其中具有多个易失性存储器模块；以及存储器控制器，电结合到所述多个易失性存储器模块。存储器控制器被配置为：响应于由所述多个易失性存储器模块中的第一易失性存储器模块生成报警信号，校正所述多个易失性存储器模块中的第一易失性存储器模块中的错误，并且在生成报警信号时并发地进行刷新所述多个易失性存储器模块中的第二易失性存储器模块的至少一部分的操作。在本专利技术构思的这些实施例的一些中，控制器可包括：报警缓冲器电路，被配置为：响应于在所述多个易失性存储器模块中的第一易失性存储器模块内生成的第一报警信号，生成报警信号作为第二报警信号。具体地讲，该报警缓冲器电路可包括：输出缓冲器，被配置为：响应于第一报警信号生成第二报警信号；以及输入缓冲器，被第一警报信号禁用。此外，当第一报警信号无效时，输出缓冲器可被禁用，并且输入缓冲器可被启用。根据本专利技术构思的另一实施例，提供一种操作其中具有多个易失性存储器模块的存储器装置的方法。该方法包括：响应于在所述多个易失性存储器模块中的一个易失性存储器模块中检测到数据错误而生成第一报警信号，并且与第一报警信号的前边沿同步地开始校正所述数据的恢复操作和刷新所述多个易失性存储器模块中的第二易失性存储器模块的操作。此外，在开始之后，可在恢复操作结束时生成第一报警信号的后边沿。在这些实施例的一些中，生成第一报警信号的步骤可包括：与第一报警信号的前边沿同步地禁用报警缓冲器电路的输入路径。具体地讲，生成第一报警信号的步骤可包括：与第一报警信号同步地生成第二报警信号，并且刷新所述多个易失性存储器模块中的第二易失性存储器模块的操作可在将第二警报信号传送到所述多个易失性存储器模块中的第二易失性存储器模块之前。附图说明通过参照附图详细描述本专利技术构思的示例性实施例，本专利技术构思的以上和其他目的和特征将变得清楚。图1是根据本专利技术构思的实施例的存储器系统的示例性框图。图2是图1的存储器模块的示例性示图。图3是包括在图1中所示的存储器模块中的控制器的示例性框图。图4是示出图3的控制器的示例的示图。图5是与图1的存储器系统的操作方法相关联的流程图。图6是用于描述在基于报警信号不执行刷新操作的情况下的存储器系统的操作的时序图。图7和图8是根据本专利技术构思的实施例的用于描述基于报警信号执行刷新操作的操作的时序图。图9是包括在图1中所示的存储器模块中的控制器的示例性框图。图10是与参照图9描述的存储器系统的操作方法相关联的流程图。图11是根据本专利技术构思的实施例的存储器系统的示例性框图。具体实施方式下面，将参照附图清楚和详细地描述本专利技术构思的实施例，以达到本领域普通技术人员实现本专利技术的实施例的程度。图1是示出根据本专利技术构思的实施例的存储器系统1000的框图。参照图1，存储器系统1000可包括处理器1100和第一存储器模块1200至第n存储器模块1400。例如，存储器系统1000可以以服务器(诸如，应用服务器、客户端服务器或数据服务器)的形式来实现。可选地，存储器系统1000可以以个人计算机或工作站的形式实现。处理器1100可控制存储器系统1000的组件和组件的操作。处理器1100可执行操作系统和应用，并且可通过使用操作系统或应用来处理数据。处理器1100可包括存储器控制器1110。然而，本专利技术构思不限于此。例如，存储器控制器1110可位于处理器1100的外部。存储器控制器1110可通过第一通道CH1或第二通道CH2访问第一存储器模块1200至第n存储器模块1400。例如，存储器控制器1110可包括用于存储访问第一存储器模块1200至第n存储器模块1400所需的各种信息的寄存器(未示出)。存储器控制器1110可参照存储在寄存器中的信息来访问第一存储器模块1200至第n存储器模块1400。第一存储器模块1200至第n存储器模块1400可用作存储器系统1000的主存储器。第一存储器模块1200至第n存储器模块1400可按照存储器模块(诸如，双列直插式存储器模块(DIMM)、寄存器式DIMM(RDIMM)和低负载DIMM(LRDIMM))的多种标本文档来自技高网...

【技术保护点】
1.一种存储器系统，包括：/n存储器装置，其中具有多个易失性存储器模块；以及/n存储器控制器，电结合到所述多个易失性存储器模块，所述存储器控制器被配置为：响应于由所述多个易失性存储器模块中的第一易失性存储器模块生成报警信号，校正所述多个易失性存储器模块中的第一易失性存储器模块中的错误，并且在生成报警信号时并发地进行刷新所述多个易失性存储器模块中的第二易失性存储器模块的至少一部分的操作。/n

【技术特征摘要】
20181203 KR 10-2018-01536371.一种存储器系统，包括：
存储器装置，其中具有多个易失性存储器模块；以及
存储器控制器，电结合到所述多个易失性存储器模块，所述存储器控制器被配置为：响应于由所述多个易失性存储器模块中的第一易失性存储器模块生成报警信号，校正所述多个易失性存储器模块中的第一易失性存储器模块中的错误，并且在生成报警信号时并发地进行刷新所述多个易失性存储器模块中的第二易失性存储器模块的至少一部分的操作。


2.根据权利要求1所述的存储器系统，其中，所述多个易失性存储器模块包括报警缓冲器电路，被配置为：响应于在所述多个易失性存储器模块中的第一易失性存储器模块内生成的第一报警信号，生成第二报警信号作为报警信号。


3.根据权利要求2所述的存储器系统，其中，报警缓冲器电路包括：
输出缓冲器，被配置为：响应于第一报警信号生成第二报警信号；以及
输入缓冲器，由第一报警信号被去激活。


4.根据权利要求3所述的存储器系统，其中，输出缓冲器被去激活，并且输入缓冲器被激活，以接收第一报警信号。


5.根据权利要求1所述的存储器系统，还包括：
处理器，包括存储器控制器，所述处理器被配置为：将写入数据发送到所述多个易失性存储器模块中的第一易失性存储器模块，并且响应于报警信号将写入数据重新发送到所述多个易失性存储器模块中的第一易失性存储器模块。


6.一种存储器模块，包括：
易失性存储器装置；以及
控制器，被配置为：响应于从报警引脚接收的第一报警信号，刷新易失性存储器装置；检测易失性存储器装置的错误；并且将与错误相应的第二报警信号输出到报警引脚。


7.根据权利要求6所述的存储器模块，其中，控制器包括：
报警缓冲器电路，被配置为：接收第一报警信号或输出第二报警信号。


8.根据权利要求7所述的存储器模块，其中，报警缓冲器电路包括：
输出缓冲器，当检测到错误时，输出缓冲器被激活以将第二报警信号输出到报警引脚；以及
输入缓冲器，当检测到错误时，输入缓冲器被去激活，以防止从报警引脚接收信号。


9.根据权利要求7所述的存储器模块，其中，报警缓冲器电路包括：
输出缓冲器，当未检测到错误时，输出缓冲器被去激活，以防止信号被输出到报警引脚；以及
输入缓冲器，当未检测到错误时，输入缓冲器被激活，以从报警引脚接收第一报警信号。


10.根据权利要求6所述的存储器模块，其中，控制器包括：
错误检测器，被配置为：当检测到错误时生成错误信号，以及
其中，基于错误信号生成第二报警信号。


11.根据权利要求6所述的存储器模块，其中，基于与易失性存储器装置相应的命令或地址的奇偶校验来检测错误，或者基于与易失性存储器装置相应的写入数据的循环冗余校验来检测错误。


12.根据权利要求6所述的存储器模块，其中，控制器包括：
刷新模块，被配置为：基于第一报警信号或第二报警信号来刷新易失性存储器装置。


13.根据权利要求12所述的存储器模块，其中，刷新模块触发第一报警信号或第二报警信号，以与预设计数一样多地刷新易失性存储器装置。


14.根据权...

【专利技术属性】
技术研发人员：金大正，金成峻，申院济，庾庸准，李昌珉，崔仁寿，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR