一种计算机复位电路制造技术

本发明专利技术实施例提供一种计算机复位电路，该电路包括现场可编程门阵列FPGA、中央处理器CPU和复位芯片；FPGA设有加载输出管脚；加载输出管脚为在FPGA进行代码加载过程中输出第一类电平信号，在加载完成后输出第二类电平信号的管脚；复位芯片设有手动复位输入管脚；FPGA的加载输出管脚与复位芯片的手动复位输入管脚相连；复位芯片的复位信号输出管脚分别与FPGA的复位管脚和CPU的复位管脚相连；复位芯片的手动复位输入管脚接收到第二类电平信号时，经过预设复位时间，复位芯片的复位信号输出管脚的输出信号变为第二类电平信号，以控制FPGA和CPU完成复位。通过本方案可以解决现有复位电路难以保证CPU正常访问FPGA的技术问题。

A computer reset circuit

【技术实现步骤摘要】
一种计算机复位电路
本专利技术涉及高安全控制计算机
，特别是涉及一种计算机复位电路。
技术介绍
目前，计算机处理器板通常采用“CPU(centralprocessingunit,中央处理器)+FPGA(FieldProgrammableGateArray,现场可编程门阵列)”的架构，CPU用于实现控制和计算等功能，FPGA用于实现接口转换和数据缓存等功能。由于CPU操作FPGA的地址时，FPGA必须准备就绪，因此，为了保证CPU能够正常访问FPGA，需要FPGA先于CPU完成复位，或者至少需要FPGA与CPU同时完成复位。如图1所示，现有技术采用将复位信号发生元件分别直接与CPU和FPGA连接的方式形成复位电路，对FPGA和CPU进行复位。其中，复位信号发生元件采用RC复位电路或复位芯片，复位芯片具有产生复位电平时间准确，调节方便。这种拓扑架构的复位电路可以使得FPGA和CPU上电后，复位信号发生元件产生的复位信号同时发送到FPGA和CPU，实现FPGA和CPU的同时复位。但是，对于某些需要加载计算机ROM(Read-OnlyMemory,只读存储器)中逻辑代码的FPGA，当FPGA和CPU上电后，为了保证CPU能够正常访问FPGA，需要FPGA加载完成后，才对FPGA和CPU的同时复位。参见图2，图中T0时刻为FPGA和CPU的上电时刻，T1时刻为FPGA加载完成时刻，T2时刻为复位芯片复位结束时刻，t1为FPGA的加载时间，t2为复位芯片设定的复位持续时间，也就是说一般而言需要t2>t1，才能够使FPGA和CPU的同时复位，从而保证CPU能够正常访问FPGA。然而，FPGA加载逻辑代码过程所持续的加载时间随FPGA的型号、加载速率和环境温度等因素的变化而变化，该加载过程通常耗时几十至几百毫秒，难以准确确定。因此，对于图1所示的现有复位电路，当FPGA和CPU上电后，由于FPGA加载逻辑代码的时间t1难以准确确定，而复位信号发生元件产生复位信号的时间t2依赖于t1，进而t2难以准确确定，因此无法保证CPU对FPGA的正常访问。
技术实现思路
本专利技术实施例的目的在于提供一种计算机复位电路，以解决现有复位电路难以保证CPU正常访问FPGA的技术问题。具体技术方案如下：本专利技术实施例提供了一种计算机复位电路，包括：现场可编程门阵列FPGA、中央处理器CPU和复位芯片；其中，所述FPGA设有加载输出管脚；所述加载输出管脚为在所述FPGA进行代码加载过程中输出第一类电平信号，在加载完成后输出第二类电平信号的管脚；所述复位芯片设有手动复位输入管脚；所述FPGA的加载输出管脚与所述复位芯片的手动复位输入管脚相连；所述复位芯片的复位信号输出管脚分别与所述FPGA的复位管脚和所述CPU的复位管脚相连；所述复位芯片的手动复位输入管脚接收到所述第一类电平信号时，所述复位芯片的复位信号输出管脚输出所述第一类电平信号；所述复位芯片的手动复位输入管脚接收到所述第二类电平信号时，经过预设复位时间，所述复位芯片的复位信号输出管脚的输出信号变为所述第二类电平信号，以控制所述FPGA和CPU完成复位。可选地，所述第一类电平信号为低电平信号，所述第二类电平信号为高电平信号。可选地，所述FPGA还设有控制复位管脚，所述控制复位管脚与所述CPU的复位管脚相连；所述FPGA的复位管脚接收到所述第一类电平信号或第二类电平信号时，通过所述控制复位管脚将所述第一类电平信号或所述第二类电平信号传递给所述CPU。可选地，所述FPGA采用XC7S系列的产品，所述XC7S系列的产品包括XC7S75、XC7S100、XC7S50和XC7S25。可选地，所述复位芯片的规格型号为TPS3808或TPS3840。本专利技术实施例所提供的方案中，采用具有加载完成输出管脚的FPGA和具有手动复位输入管脚的复位芯片，通过将FPGA的加载完成输出管脚与复位芯片的手动复位输入管脚相连，能够获得FPGA加载完成计算机ROM中的逻辑代码后产生的第二类电平信号，并利用该第二类电平信号控制复位芯片按照预设的复位时间对FPGA和CPU复位。本专利技术实施例巧妙地利用了FPGA的加载完成的第二类电平信号，先将FPGA加载完成，再将FPGA和CPU同时复位，使得复位芯片设定的复位时间不受FPGA的加载时间限制，从根本上避免了FPGA还在加载过程中时，CPU已经复位完成并开始运行程序访问正在加载过程中的FPGA，出现错误的情况。因此，能够保证CPU正常访问FPGA，解决了现有复位电路难以保证CPU正常访问FPGA的技术问题。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。图1为现有技术中复位电路的结构示意图；图2为图1现有计算机复位电路的复位时序图；图3为本专利技术实施例中一种计算机复位电路的结构示意图；图4为本专利技术实施例中另一种计算机复位电路的结构示意图；图5为本专利技术实施例计算机复位电路的复位时序图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。如图1、图2所示，现有复位电路，当FPGA和CPU上电后，由于FPGA加载逻辑代码的时间t1难以准确确定，而复位信号发生元件产生复位信号的时间t2依赖于t1，进而t2难以准确确定。如果现有复位电路按照加载时间的上限，例如5秒，设置产生复位信号的时间t2，虽然能够在FPGA加载完成后，使FPGA与CPU同时完成复位，但是复位时间耗时过长，实际难以应用。而如果产生复位信号的时间取小于复位电路加载时间上限的某个值t2，例如大于50毫秒小于200毫秒，显然，极端情况下，当FPGA的实际加载时间t1为上限值200毫秒时，产生复位信号的时间t2小于FPGA的加载时间t1，此时，FPGA尚未加载完毕，复位信号发生元件产生的复位信号只能使CPU完成复位，不能使FPGA与CPU同时完成复位。因此，这种情况下，现有复位电路难以保证FPGA与CPU同时完成复位，从而难以保证CPU正常访问FPGA。为了解决现有复位电路难以保证CPU正常访问FPGA的技术问题，本专利技术实施例提供一种计算机复位电路。本专利技术实施例的提供的计算机复位电路，包括：现场可编程门阵列FPGA、中央处理器CPU和复位芯片；其中，所述FPGA设有加载输出管脚；所述加载输出管脚为在所述FPGA进行代码加载过程中输出第一类电平信号，在加载完成后输出第二类电平信号的管脚；所述复位芯片设有手动复位输入管脚；所述FPGA的加载输出管脚与所述复位芯片的手动复位输入管脚相连；所本文档来自技高网...

【技术保护点】
1.一种计算机复位电路，其特征在于，包括：现场可编程门阵列FPGA、中央处理器CPU和复位芯片；/n其中，所述FPGA设有加载输出管脚；所述加载输出管脚为在所述FPGA进行代码加载过程中输出第一类电平信号，在加载完成后输出第二类电平信号的管脚；/n所述复位芯片设有手动复位输入管脚；所述FPGA的加载输出管脚与所述复位芯片的手动复位输入管脚相连；/n所述复位芯片的复位信号输出管脚分别与所述FPGA的复位管脚和所述CPU的复位管脚相连；/n所述复位芯片的手动复位输入管脚接收到所述第一类电平信号时，所述复位芯片的复位信号输出管脚输出所述第一类电平信号；/n所述复位芯片的手动复位输入管脚接收到所述第二类电平信号时，经过预设复位时间，所述复位芯片的复位信号输出管脚的输出信号变为所述第二类电平信号，以控制所述FPGA和CPU完成复位。/n

【技术特征摘要】
1.一种计算机复位电路，其特征在于，包括：现场可编程门阵列FPGA、中央处理器CPU和复位芯片；
其中，所述FPGA设有加载输出管脚；所述加载输出管脚为在所述FPGA进行代码加载过程中输出第一类电平信号，在加载完成后输出第二类电平信号的管脚；
所述复位芯片设有手动复位输入管脚；所述FPGA的加载输出管脚与所述复位芯片的手动复位输入管脚相连；
所述复位芯片的复位信号输出管脚分别与所述FPGA的复位管脚和所述CPU的复位管脚相连；
所述复位芯片的手动复位输入管脚接收到所述第一类电平信号时，所述复位芯片的复位信号输出管脚输出所述第一类电平信号；
所述复位芯片的手动复位输入管脚接收到所述第二类电平信号时，经过预设复位时间，所述复位芯片的复位信号输出管脚的输出信号变为所述第二类电平信号，以控制所述FPGA和CPU完成复位。

【专利技术属性】
技术研发人员：高尚，唐甜，季雷，刘炜，王满达，
申请(专利权)人：西安联飞智能装备研究院有限责任公司，
类型：发明
国别省市：陕西;61