【技术实现步骤摘要】
非易失性存储元件及具数据验证与重写功能的外围电路
本专利技术是有关于一种非易失存储元件及其外围电路，且特别是有关于一种非易失存储元件及具数据验证与重写功能的外围电路。
技术介绍
非易失性存储元件(non-volatilememorydevice)可长时间的保存数据，且储存的数据不会随着电源消失而消失。为了要确保非易失性存储元件中写入数据的正确性，非易失性存储元件需要在进行编程动作完成后，对于写入的数据进行验证动作。如果无法通过验证动作，则非易失性存储元件需要再进行一次编程动作，直到写入数据通过验证动作为止。美国专利US9,805,776提出一种存储器元件及其外围电路以及一字节数据的写入方法(memorydevice,peripheralcircuitthereofandsingle-bytedatawritemethodthereof)。而提出一种构造不同的非易失性存储元件及其相关的外围电路即为本专利技术的目的。
技术实现思路
本专利技术提出一种非易失性存储元件，包括：存储单元阵列，包括第...
【技术保护点】
1.一种非易失性存储元件，包括：/n存储单元阵列，包括第一存储单元，连接至位线；/nY解码器，包括第一解码元件，连接于该位线与数据线之间；/n编程寄存器，连接至该数据线，并产生控制电压至该第一存储单元；/n感测放大器，连接至该数据线，并产生读取数据；/n验证电路，连接至该感测放大器与该数据线，并产生重写数据；以及/n路径控制器，连接至该数据线，并接收写入数据与该重写数据。/n
【技术特征摘要】
20181116 US 62/768,099;20190828 US 16/553,2441.一种非易失性存储元件，包括：
存储单元阵列，包括第一存储单元，连接至位线；
Y解码器，包括第一解码元件，连接于该位线与数据线之间；
编程寄存器，连接至该数据线，并产生控制电压至该第一存储单元；
感测放大器，连接至该数据线，并产生读取数据；
验证电路，连接至该感测放大器与该数据线，并产生重写数据；以及
路径控制器，连接至该数据线，并接收写入数据与该重写数据。
2.如权利要求1所述的非易失性存储元件，其中于写入程序时，该路径控制电路将该写入数据传递至该数据线；该编程寄存器接收并暂存该数据线上的该写入数据，并将该写入数据转换成该控制电压；以及，根据该控制电压，该第一存储单元被编程为第一储存状态或者第二储存状态。
3.如权利要求2所述的非易失性存储元件，其中于读取程序时，该第一解码元件将该位线连接至该数据线；该第一存储单元产生读取电流经由该位线与该数据线至该感测放大器；以及，该感测放大器根据该读取电流的大小产生该读取数据用以指示该第一存储单元为该第一储存状态或者该第二储存状态。
4.如权利要求3所述的非易失性存储元件，其中于验证程序时，该编程寄存器输出回传数据至该数据线；该验证电路接收该读取数据以及该数据线上的该回传数据，且该验证电路根据该回传数据以及该读取数据来产生该重写数据。
5.如权利要求4所述的非易失性存储元件，其中该回传数据相同于该写入数据。
6.如权利要求4所述的非易失性存储元件，其中于再写入程序时，该路径控制电路将该重写数据传递至该数据线；该编程寄存器接收并暂存该数据线上的该重写数据，并将该重写数据转换成该控制电压；以及，根据该控制电压，该第一存储单元被编程为该第一储存状态或者该第二储存状态。
7.如权利要求1所述的非易失性存储元件，其中该第一解码元件包括：
预充电电路，包括第一端连接至第一电压，第二端连接至该位线，控制端接收预充电信号；以及
第一开关元件，包括第一端连接至该位线，第二端连接至该数据线，以及至少一控制端接收第一控制信号。
8.如权利要求7所述的非易失性存储元件，其中该编程寄存器包括：
第二开关电路，包括第一端连接至该数据线，第二端连接至第一节点，以及至少一控制端接收第二控制信号；
第三开关电路，包括第一端连接至该第一节点，第二端连接至第二节点，以及至少一控制端接收第三控制信号；
第一反相器，包括输入端连接至该第二节点，以及输出端连接至第三节点；
第二反相器，包括输入端连接至该第三节点，以及输出端连接至该第二节点；
第三反相器，包括输入端连接至该第三节点，以及输出端连接至该第一节点；以及
第一逻辑电路，包括第一输入端连接至该第三节点，第二输入端接收该预充电信号，以及输出端产生该控制电压。
9.如权利要求8所述的非易失性存储元件，其中该第...
【专利技术属性】
技术研发人员：简妤珊，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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