【技术实现步骤摘要】
【国外来华专利技术】半导体器件的鳍片中的蚀刻停止区
技术介绍
对于缩减通过使用半导体晶圆所形成的电子器件的尺寸的需求已经驱动了鳍式场效应晶体管（finFET）的开发和增生，与平面晶体管相比，所述鳍式场效应晶体管（finFET）减少从晶体管的缩放中产生的短沟道效应问题。附图说明图1是畸形的finFET的简化截面视图。图2是另一畸形的finFET的简化截面视图。图3是根据本公开的一些实施例的半导体器件的简化截面视图。图4是简化流程图，其图示了根据一些实施例的形成半导体器件的方法。图5A-5J是简化的截面视图，其图示了图4的方法的方法动作。图6图示了包括本公开的一个或多个实施例的插入件。图7图示了根据本公开的一个实施例的计算设备。具体实施方式本文中所述的是用于在半导体器件中鳍片的部分的移除期间防止暴露所埋入的区的蚀刻停止区，以及有关的集成电路器件、计算设备和方法。在以下描述中，将通过使用由本领域技术人员通常采用来将其工作的实质传达给本领域中其他技术人员的术语来描述说明性实现方式的各种方...
【技术保护点】
1.一种半导体器件，包括：/n所埋入的区，其包括氧化物材料；/n在所埋入的区上的鳍片，邻接所埋入的区的所述鳍片的至少一部分包括蚀刻停止材料，所述蚀刻停止材料包括经掺杂的半导体材料，所述经掺杂的半导体材料具有比本征形式的经掺杂的半导体材料的蚀刻速率更缓慢的蚀刻速率；以及/n至少部分地围绕鳍片所形成的栅极，所述栅极包括导电材料。/n
【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：
所埋入的区，其包括氧化物材料；
在所埋入的区上的鳍片，邻接所埋入的区的所述鳍片的至少一部分包括蚀刻停止材料，所述蚀刻停止材料包括经掺杂的半导体材料，所述经掺杂的半导体材料具有比本征形式的经掺杂的半导体材料的蚀刻速率更缓慢的蚀刻速率；以及
至少部分地围绕鳍片所形成的栅极，所述栅极包括导电材料。
2.根据权利要求1所述的半导体器件，其中所述蚀刻停止材料的经掺杂的半导体材料包括p型掺杂的半导体材料。
3.根据权利要求2所述的半导体器件，其中所述p型掺杂的半导体材料包括掺杂了硼的硅。
4.根据权利要求1所述的半导体器件，其中所述经掺杂的半导体材料包括掺杂了碳的硅。
5.根据权利要求1所述的半导体器件，其中所述经掺杂的半导体材料包括：从包括磷、砷和锑的列表中所选择的至少一种n型掺杂的半导体材料。
6.根据权利要求1-5中任一项所述的半导体器件，其中围绕其形成栅极的鳍片的一部分包括本征形式的半导体材料。
7.根据权利要求1-5中任一项所述的半导体器件，其中所述鳍片此外包括在蚀刻停止材料上所形成的经掺杂的外延半导体材料。
8.根据权利要求1-3中任一项所述的半导体器件，其中所述鳍片此外包括在所述蚀刻停止材料上外延地形成的硅和锗，所述硅和锗掺杂有从包括硼、铝、镓和铟的组中所选的p型掺杂剂。
9.根据权利要求1、4和5中任一项所述的半导体器件，其中所述鳍片此外包括在所述蚀刻停止材料上外延地形成的硅，所述硅掺杂有从包括磷、砷、锑和碲的组中所选的至少一种n型掺杂剂。
10.根据权利要求1-5中任一项所述的半导体器件，其中所埋入的区包括绝缘体上硅（SOI）衬底的所埋入的氧化物（BOX）。
11.一种集成电路，包括：
绝缘体上硅（SOI）衬底，其包括所埋入的氧化物（BOX）；
在所述BOX上的一个或多个源极或漏极区，所述一个或多个源极或漏极区中的单独一些包括：
沿着所述BOX的蚀刻停止材料，所述蚀刻停止材料包括来自SOI衬底的硅以及掺杂剂，所述掺杂剂将蚀刻停止材料的蚀刻速率减小至小于本征硅的蚀刻速率；以及
在所述蚀刻停止材料上外延地形成的半导体材料。
12.根据权利要求11所述的集成电路，其中所述掺杂剂包括p型掺杂剂。
13.根据权利要求12所述的集成电路，其中所述掺杂剂包括硼。
14.根据权利要求11所述的集成电路，其...
【专利技术属性】
技术研发人员：CY黄，W拉赫马迪，G德韦，EJ汤普森，AD利拉克，JT卡瓦列罗斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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