用于校准时间数字转换器的设备、电路以及方法技术

本发明专利技术公开一种用于校准时间数字转换器的设备、电路以及方法。在一些实施例中，公开一种用于校准时间数字转换器的电路。电路包括多位延迟电路、计数器以及寄存器。多位延迟电路配置以用于将时钟信号延迟一总延迟时间。计数器配置以用于对总延迟时间内的时钟信号的上升沿进行计数以产生计数输出。寄存器配置以用于基于计数输出来控制多位延迟电路的总延迟时间。

Equipment, circuit and method for calibrating time digital converter

【技术实现步骤摘要】
用于校准时间数字转换器的设备、电路以及方法
本专利技术的实施例是有关于时间数字转换器，且特别是有关于一种用于校准时间数字转换器的设备、电路以及方法。
技术介绍
时间数字转换器(timetodigitalconverter；TDC)是将时间信息转换为数字信号的电路块。它具有两种主要输入时钟信号、数控振荡器(digitallycontrolledoscillator；DCO)时钟信号以及参考时钟信号。具有若干千兆赫的高速度的DCO时钟信号可穿过多级延迟单元。对于具有粗略或精细分辨率或由时间放大器放大的分辨率的传统TDC，最精细的延迟分辨率由于退化的反相器性能而在低压、低温或缓角下较差。由于跨所有延迟单元的总延迟时间应大于一个DCO周期以具有正确时间转换，因此选择DCO时钟的最大周期。因而，最精细的延迟分辨率是固定的且受限于DCO时钟的最大周期，其中随着DCO频率提高若干倍，延迟时间仍比一个DCO周期大得多。这个先前技术部分中公开的信息期望仅提供下文所述的用于本专利技术的各种实施例的内容，且因而这个先前技术部分可包含未必为现有技术信息本文档来自技高网...

【技术保护点】
1.一种用于校准时间数字转换器的电路，包括：/n多位延迟电路，配置以用于将时钟信号延迟一总延迟时间；/n计数器，配置以用于对所述总延迟时间内的所述时钟信号的上升沿进行计数以产生计数输出；以及/n寄存器，配置以用于基于所述计数输出来控制所述多位延迟电路的所述总延迟时间。/n

【技术特征摘要】
20181029 US 62/751,937;20190918 US 16/575,2671.一种用于校准时间数字转换器的电路，包括：
多位延迟电路，配置以用于将时钟信号延迟一总延迟时间；
计数器，配置以用于对所述总延迟时间内的所述时钟信号的上升沿进行计数以产生计数输出；以及
寄存器，配置以用于基于所述计数输出来控制所述多位延迟电路的所述总延迟时间。


2.根据权利要求1所述的电路，其中所述时间数字转换器配置以用于将所述时钟信号转换为数字输出。


3.根据权利要求1所述的电路，其中：
所述多位延迟电路包括彼此串联连接的多个延迟单元；以及
所述多位延迟电路的所述总延迟时间基于所述寄存器的寄存器值来根据所述多个延迟单元的有源和无源延迟单元而变化。


4.根据权利要求1所述的电路，更包括决策逻辑电路，所述决策逻辑电路连接到所述计数器且配置以用于：
确定所述计数输出是否大于或等于阈值以产生确定结果；以及
将所述确定结果提供给所述寄存器。


5.根据权利要求1所述的电路，更包括第一逻辑栅极，所述第一逻辑栅极配置以用于：
基于参考信号来选通所述时钟信号以产生步升信号，其中所述步升信号作为输入提供给所述多位延迟电路。


6.一种用于校...

【专利技术属性】
技术研发人员：林宥佐，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71