【技术实现步骤摘要】
离子衬底穿孔
本专利技术实施例是有关于一种离子衬底穿孔及其制造方法。
技术介绍
半导体行业已通过缩小最小特征尺寸来不断改善集成电路(integratedcircuit，IC)的处理能力及功耗。然而，近年来，工艺限制使得难以继续缩小最小特征尺寸。将二维(two-dimensional，2D)集成电路堆叠成三维(three-dimensional，3D)集成电路已成为继续改善集成电路的处理能力及功耗的潜在途径。衬底穿孔(through-substratevia，TSV)通常地被使用来将堆叠的二维集成电路电耦合在一起。
技术实现思路
本专利技术实施例提供一种集成电路(IC)，所述集成电路包括：第一半导体衬底，具有分别位于所述第一半导体衬底的相对侧上的前侧表面与背侧表面，其中所述第一半导体衬底包括第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述背侧表面；第一衬底穿孔(TSV)，至少由所述第一掺杂沟道区界定；以及第一内连线结构，位于所述第一半导体衬底的所述前侧表面上，其中所述第一内连线结构包括多个第一导电...
【技术保护点】
1.一种集成电路，其特征在于，包括：/n第一半导体衬底，具有分别位于所述第一半导体衬底的相对侧上的前侧表面与背侧表面，其中所述第一半导体衬底包括第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述背侧表面；/n第一衬底穿孔，至少由所述第一掺杂沟道区界定；以及/n第一内连线结构，位于所述第一半导体衬底的所述前侧表面上，其中所述第一内连线结构包括多个第一导电线及多个第一导通孔，且其中所述多个第一导电线及所述多个第一导通孔界定往所述第一衬底穿孔的导电路径。/n
【技术特征摘要】
20181024 US 62/749,752;20190423 US 16/391,5501.一种集成电路，其特征在于，包括：
第一半导体衬底，具有分别位于所述第一半导体衬底的相对侧上的前侧表面与背侧表面，其中所述第一半导体衬底包括第一掺杂沟道区，所述第一掺杂沟道区从所述前侧表面延伸到所述背侧表面；
第一衬底穿孔，至少由所述第一掺杂沟道区界定；以及
第一内连线结构，位于所述第一半导体衬底的所述前侧表面上，其中所述第一内连线结构包括多个第一导电线及多个第一导通孔，且其中所述多个第一导电线及所述多个第一导通孔界定往所述第一衬底穿孔的导电路径。
2.根据权利要求1所述的集成电路，其特征在于，其中所述第一半导体衬底包括第二掺杂沟道区及第三掺杂沟道区，所述第二掺杂沟道区及所述第三掺杂沟道区分别从所述前侧表面延伸到所述背侧表面，其中所述第二掺杂沟道区被所述第三掺杂沟道区环绕，且其中所述集成电路还包括：
第二衬底穿孔，至少由所述第二掺杂沟道区及所述第三掺杂沟道区界定，其中所述第一掺杂沟道区及所述第三掺杂沟道区包括第一掺杂类型，且所述第二掺杂沟道区包括与所述第一掺杂类型相反的第二掺杂类型。
3.根据权利要求2所述的集成电路，其特征在于，还包括：
第一隔离结构，延伸到所述第一半导体衬底的所述前侧表面中，其中所述第一掺杂沟道区的外侧壁邻接所述第一隔离结构的内侧壁；以及
第二隔离结构，延伸到所述第一半导体衬底的所述前侧表面中至面对所述第一半导体衬底的所述背侧表面的隔离结构表面，其中所述第二掺杂沟道区的外侧壁邻接所述第二隔离结构的内侧壁，且其中所述隔离结构表面邻接所述第三掺杂沟道区。
4.根据权利要求1所述的集成电路，其特征在于，其中所述第一半导体衬底、所述第一内连线结构及所述第一衬底穿孔部分地界定第一集成电路管芯，且其中所述集成电路还包括：
第二集成电路管芯，位于所述第一集成电路管芯之下且接合到所述第一集成电路管芯，其中所述第二集成电路管芯包括第二半导体衬底、半导体器件及第二内连线结构，其中所述半导体器件上覆在所述第二半导体衬底之上且位于所述第二半导体衬底上、位于所述第二半导体衬底与所述第二内连线结构之间，且其中所述第一衬底穿孔通过所述第一内连线结构及所述第二内连线结构电耦合到所述半导体器件。
5.根据权利要求4所述的集成电路，其特征在于，还包括：
第三集成电路管芯，上覆在所述第一集成电路管芯之上且接合到所述第一集成电路管芯，其中所述第三集成电路管芯包括第三半导体衬底、光检测器及第三内连线结构，其中所述光检测器位于所述第三半导体衬底中且上覆在所述第一衬底穿孔之上，其中所述第三内连线结构位于所述第三半导体衬底与所述第一集成电路管芯之间，...
【专利技术属性】
技术研发人员：申羽洋，曾建贤，杨敦年，郑乃文，陈保同，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71
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