C形有源区半导体器件及其制造方法及包括其的电子设备技术

公开了一种C形有源区半导体器件及其制造方法及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：衬底上竖直延伸的沟道部；相对于衬底处于沟道部的上下两端且沿着沟道部的源/漏部，其中，源/漏部在相对于衬底的横向方向上向着沟道部的一侧延伸，从而源/漏部和沟道部构成C形结构；以及在所述C形结构的内侧壁上与沟道部相交迭的栅堆叠，其中，栅堆叠具有被所述C形结构围绕的部分。

C-shaped active region semiconductor device and its manufacturing method and electronic equipment

【技术实现步骤摘要】
C形有源区半导体器件及其制造方法及包括其的电子设备
本公开涉及半导体领域，更具体地，涉及具有C形有源区的半导体器件及其制造方法及包括这种半导体器件的电子设备。
技术介绍
随着半导体器件的不断小型化，提出了各种结构的器件例如鳍式场效应晶体管(FinFET)、多桥沟道场效应晶体管(MBCFET)等。但是，这些器件在增加集成密度和增强器件性能方面由于器件结构的限制改进的空间仍然不能满足要求。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种具有C形有源区的半导体器件及其制造方法及包括这种半导体器件的电子设备。根据本公开的一个方面，提供了一种半导体器件，包括：衬底上竖直延伸的沟道部；相对于衬底处于沟道部的上下两端且沿着沟道部的源/漏部，其中，源/漏部在相对于衬底的横向方向上向着沟道部的一侧延伸，从而源/漏部和沟道部构成C形结构；以及在所述C形结构的内侧壁上与沟道部相交迭的栅堆叠，其中，栅堆叠具有被所述C形结构围绕的部分。根据本公开的另一方面，提供了一种在衬底上设置第一材料层、第二材料层和第三材料层的堆叠；将所述堆叠构图为沿第一方向延伸的条形；在构图为条形的所述堆叠的侧壁上形成第一有源层；在构图为条形的所述堆叠中形成按第一方向延伸的条形开口，从而将所述堆叠分为开口相对两侧的两部分；通过开口，将第二材料层替换为假栅；在第一材料层和第三材料层中形成源/漏部；通过开口，去除假栅；以及形成栅堆叠，所述栅堆叠具有嵌入到由于假栅的去除而留下的空间中的部分。根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。根据本公开的实施例，提出了一种新型结构的半导体器件，可以具有高性能和高密度的优点。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1至21(c)示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段，其中，图3(a)、4(a)、5(a)、8(a)、15(a)、16(a)、17、18(a)、21(a)是俯视图，图1、2、3(b)、9(a)、12(a)、14(a)、15(b)是沿AA′线的截面图，图3(c)、4(b)、5(b)、6、7、8(b)、9(b)、10、11、12(b)、13(a)、13(b)、14(b)、15(c)、16(b)、18(b)、19(a)、20(a)、21(b)是沿BB′线的截面图，图15(d)、16(c)、18(c)、19(b)、20(b)、21(c)是沿CC′线的截面图，图15(e)是沿DD′线的截面图。贯穿附图，相同或相似的附图标记表示相同或相似的部件。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。根据本公开的实施例，提供了一种竖直型半导体器件，具有在衬底上竖直(例如，沿大致垂直于衬底表面的方向)设置的有源区。沟道部可以是竖直纳米片，因此这种器件可以称作竖直纳米片场效应晶体管(Verticalnano-sheetFET，VNSFET)。相比于纳米片相对于衬底横向设置的纳米片器件，VNSFET可以节省面积。如下所述，纳米片可以通过外延生长形成，因此可以是一体的单片，且可以具有实质上均匀的厚度。根据实施例，纳米片在平面图中可以呈沿第一方向延伸的线形。该半导体器件还可以包括分别设置在沟道部上下两端的源/漏部。源/漏部可以沿着沟道部设置。根据实施例，源/漏部可以在相对于衬底的横向方向(例如，与第一方向相交如垂直的第二方向)上向着沟道部的一侧伸出，从而源/漏部和沟道部可以构成C形结构。该C形结构可以有助于限定容纳栅堆叠的空间。源/漏部可以具有一定的掺杂。例如，对于p形器件，源/漏部可以具有p型掺杂；对于n型器件，源/漏部可以具有n型掺杂。源/漏部的掺杂轮廓可以具有与栅堆叠交迭的端部，以降低外电阻。沟道部可以具有一定的掺杂，以调整器件的阈值电压。或者，该半导体器件可以是无结器件，其中沟道部与源/漏部可以具有相同导电类型的掺杂。或者，该半导体器件可以是隧穿型器件，其中沟道部两端的源/漏部可以具有彼此相反的掺杂类型。沟道部可以包括单晶半导体材料。当然，源/漏部也可以包括单晶半导体材料。例如，它们都可以通过外延生长来形成。器件的有源区在第一方向上可以介于隔离层之间。栅堆叠中的栅导电可以从C形结构所在的区域延伸到隔离层所在的区域，且在隔离层所在的区域可以具有相对增大的面积，以便形成用于栅接触部的着落焊盘。这种半导体器件例如可以如下制造。根据实施例，可以在衬底上设置第一材料层、第二材料层和第三材料层的堆叠。第一材料层可以限定下端源/漏部的位置，第二材料层可以限定栅堆叠的位置，第三材料层可以限定上端源/漏部的位置。可以通过衬底例如衬底的上部来提供第一材料层。或者，可以在衬底上通过例如外延生长，依次形成第一材料层、第二材料层和第三材料层。如果在以下直接将第一材料层和第三材料层用作源/漏部，则它们在外延生长同时还可以原位掺杂。可以将该堆叠构图为沿第一方向延伸的条形。在条形的堆叠在与第一方向相交(例如，垂直)的第二方向上的相对侧壁上，可以形成第一有源层。第一有源层可以限定沟道部。可以基于相对侧壁上的第一有源层，分别形成一个器件。于是，基于单个条形堆叠，可以形成彼此相对的两个器件。栅堆叠可以形成在相对的第一有源层之间。为此，可以在条形堆叠中形成开口，以在相对的第一有源层之间留出空间。开口也可以大致沿第一方向延伸，从而使上述堆叠分为大致相同的两部分。这有利于形成沿着沟道部的源/漏部。可以通过如此形成的开口，将第二材料层替换为栅堆叠。为便于源/漏部的形成，例如通过掺杂第一材料层和第三材料层(特别是它们在形成时并未掺杂的情况下)来形成源/漏部，或者如下所述另外生长第二有源层来形成源/漏部，可以先形成假栅。例如，可以经上述开口，通过选择性刻蚀去除第二材料层，这样在第一材料层和第二材料层之间留下空间。可以在该空间中形成假栅。假栅覆盖了第一有源层处于第一材料层和第二材料层之间的部分。可以在假栅的上下两侧形成源/漏部。例如，可以通过对第一材料层和第三材料层本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n衬底上竖直延伸的沟道部；/n相对于衬底处于沟道部的上下两端且沿着沟道部的源/漏部，其中，源/漏部在相对于衬底的横向方向上向着沟道部的一侧延伸，从而源/漏部和沟道部构成C形结构；以及/n在所述C形结构的内侧壁上与沟道部相交迭的栅堆叠，其中，栅堆叠具有被所述C形结构围绕的部分。/n

【技术特征摘要】
1.一种半导体器件，包括：
衬底上竖直延伸的沟道部；
相对于衬底处于沟道部的上下两端且沿着沟道部的源/漏部，其中，源/漏部在相对于衬底的横向方向上向着沟道部的一侧延伸，从而源/漏部和沟道部构成C形结构；以及
在所述C形结构的内侧壁上与沟道部相交迭的栅堆叠，其中，栅堆叠具有被所述C形结构围绕的部分。


2.根据权利要求1所述的半导体器件，其中，上端的源/漏部与沟道部之间的掺杂界面与栅堆叠的所述部分的上表面之间的距离实质上等于下端的源漏部与沟道部之间的掺杂界面与栅堆叠的所述部分的下表面之间的距离。


3.根据权利要求2所述的半导体器件，其中，所述距离为2nm-10nm。


4.根据权利要求1或2所述的半导体器件，其中，源/漏部的掺杂轮廓具有与栅堆叠交迭的端部。


5.根据权利要求1或2所述的半导体器件，其中，沟道部及其上下两端的源/漏部在衬底上沿着第一方向延伸，且在第一方向上介于隔离层之间。


6.根据权利要求5所述的半导体器件，其中，在第一方向上，栅堆叠中的栅导体包括被所述C形结构围绕的第一部分以及从第一部分横向延伸到所述隔离层中的第二部分。


7.根据权利要求6所述的半导体器件，其中，所述第二部分相对于所述第一部分增大。


8.根据权利要求1或2所述的半导体器件，其中，源/漏部在截面图中具有朝向所述C形结构的内侧渐缩的形状。


9.根据权利要求1或2所述的半导体器件，其中，沟道部形成在第一半导体层中，第一半导体层竖直延伸至源/漏部从而上下两端的端部分别构成相应源/漏部的一部分，源/漏部还包括第一半导体层上下两端的端部上的第二半导体层和第三半导体层。


10.根据权利要求9所述的半导体器件，其中，第二半导体层和第三半导体层包括与第一半导体层不同的材料。


11.根据权利要求9所述的半导体器件，其中，第三半导体层是衬底的一部分。


12.根据权利要求9所述的半导体器件，其中，第一半导体层包括构成所述C形结构的至少一部分外侧壁的第一部分以及从第一部分沿远离所述C形结构的外侧壁的方向横向延伸的第二部分。


13.根据权利要求1或2所述的半导体器件，其中，所述C形结构的外侧壁实质上是平坦的。


14.根据权利要求1或2所述的半导体器件，其中，沟道部和源/漏部包括单晶半导体材料。


15.根据权利要求1或2所述的半导体器件，还包括：上端的源/漏部上的接触部，其中，接触部具有与所述C形结构的外侧壁实质上共面的侧壁。


16.根据前述权利要求中任一项所述的半导体器件，其中，衬底上存在多个所述半导体器件，其中至少一对半导体器件的所述C形结构彼此相对。


17.根据权利要求16所述的半导体器件，其中，所述一对半导体器件各自的上端源/漏部实质上共面，各自的栅堆叠实质上共面，各自的下端源/漏部实质上共面。


18.根据权利要求16所述的半导体器件，其中，所述一对半导体器件中的第一半导体器件包括的栅堆叠中的栅导体包括被相应的C形结构围绕的第一部分以及从第一部分沿着与沟道部的纵向延伸方向平行的第一方向横向延伸的第二部分，所述一对半导体器件中的第二半导体器件包括的栅堆叠中的栅导体包括被相应的C形结构围绕的第三部分以及从第三部分沿着与沟道部的纵向延伸方向平行且与第一方向相反的第二方向横向延伸的第四部分。


19.一种制造半导体器件的方法...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11