一种外部输入时钟RPCK的同步系统及其方法技术方案

本发明专利技术提供一种外部输入时钟RPCK的同步系统及其方法，该同步系统包括外部输入的低速时钟RPCK、高速时钟、分频器M1、采样器M2、分频器M3以及选择模块M4；本方案所提供的外部输入时钟RPCK的同步系统其精确度高，可以在大约一个高速时钟周期以内，能够实现实时判决，即便在输入时钟RPCK频率发生变化时，也能够准确的进行时钟同步，且同步相位差可调，可以选择不同相位输出，以达到需要的相位差。

A synchronous system and method of external input clock rpck

【技术实现步骤摘要】
一种外部输入时钟RPCK的同步系统及其方法
本专利技术涉及接收机数据传输
，具体涉及一种外部输入时钟RPCK的同步系统及其方法。
技术介绍
接收机进行数据传输时，有时采用PCLK模式(PHYprovidesaclock)，即PHY提供一个PCLK作为输出，为了确保时序的正确，会对接口时序进行约束；有时采用RPCK模式，即外部提供一个RPCK时钟作为输入。为了确保时序的正确，同样要对接口时序进行约束，并且RPCK时钟并非直接使用，而是要对它进行同步处理。
技术实现思路
针对现有技术中存在的缺陷，本专利技术的目的在于提供一种外部输入时钟RPCK的同步系统及其方法，该同步系统其精确度高，能够实现实时判决，准确地进行时钟同步。为实现上述目的，本专利技术采用的技术方案如下：一种外部输入时钟RPCK的同步系统，所述同步系统包括外部输入的低速时钟RPCK、高速时钟、分频器M1、采样器M2、分频器M3以及选择模块M4，其中所述低速时钟RPCK与所述分频器M1相连，进行二分频处理，所述分频器M1的输出端与采样器M2的输入端相连，所述高速时钟与所述采样器M2相连，用于对分频后的低速时钟进行采样，所述高速时钟与分频器M3相连，进行N分频作业，N≥1，所述分频器M3的输出端与选择模块M4相连，所述选择模块M4其上的选择端口Sn与所述分频器M2的输出端相连。进一步，所述选择端口Sn其输入的数据为用于决定选择模块M4输出的多位数据。进一步，所述高速时钟为由锁相环PLL产生。同时，本专利技术还提供一种用于实现如上述所述的一种外部输入时钟RPCK的同步系统的方法，该方法包括以下步骤：S1、对由外部输入的低速时钟进行二分频作业；S2、高速时钟对上述步骤S1中二分频后的低速时钟进行采样；S3、高速时钟进行N分频，将频率同步到低速时钟上，输出对应不同的输出相位；S4、选择模块选择上述步骤S3中高速时钟对应的输出相位作为输出，使得相位同步到低速输入时钟上。进一步，在上述步骤S2中，低速时钟分频后每一拍的跳变沿都能被高速时钟采到，并在输出体现。进一步，在上述步骤S4中，选择模块为根据其选择端口接收到的数据决定者高速时钟对应的相位输出。与传统的技术方案相比，本方案具有的有益技术效果为：本方案所提供的外部输入时钟RPCK的同步系统其精确度高，可以在大约一个高速时钟周期以内，能够实现实时判决，即便在输入时钟RPCK频率发生变化时，也能够准确的进行时钟同步，且同步相位差可调，可以选择不同相位输出，以达到需要的相位差。附图说明图1为本实施例中外部输入时钟RPCK的同步系统结构原理示意图。图2为本实施例中同步系统中低速时钟、高速时钟以及各自对应分频后的时钟频率波形示意图。具体实施方式下面结合说明书附图与具体实施方式对本专利技术做进一步的详细说明。本专利技术是针对现有的接收机进行数据传输时，有时采用RPCK模式，即外部提供一个RPCK时钟作为输入。为了确保时序的正确，同样要对接口时序进行约束，并且RPCK时钟并非直接使用，而是要对它进行同步处理；对此本方案提供一种外部输入时钟RPCK的同步系统及其方法，该同步系统其精确度高，能够实现实时判决，准确地进行时钟同步。参见附图1所示，本实施例提供一种外部输入时钟RPCK的同步系统，其包括低速时钟RPCK、高速时钟TX_PCK、分频器M1、采样器M2、分频器M3以及选择模块M4，低速时钟RPCK其为输入的低速时钟，其由外部提供；高速时钟TX_PCK其由锁相环PLL产生。低速时钟RPCK与分频器M1相连，通过分频器M1对其进行二分频，分频器M1的输出端与采样器M2相连，同时高速时钟TX_PCK与采样器M2相连，以使得高速时钟TX_PCK可以对分频后的低速时钟RPCK进行采样，即低速时钟RPCK分频时的每一拍的跳变沿都能被高速时钟TX_PCK才到，并在后续的输出体现。此外，高速时钟TX_PCK通过分频器M3进行N分频，N为正整数，高速时钟TX_PCK通过分频器M3与选择模块M4相连，同时选择模块M4其上的选择端口Sn与采样器M2的输出端相连，选择模块M4根据其选择端口Sn的状态(Sn并非为单比特的数据，其为多位数据，以此共同决定选择模块M4的输出)，选择对应的RPCKN(N＝0-N)作为输出，以使得内建时钟RPCK_SYNC与外部输出时钟RPCK同步。结合参照附图2所示，整个同步系统的工作原理如下：外部输出时钟RPCK的频率已知，但是其占空比和相位未知，外部输出时钟RPCK输入到分频器M1中进行二分频后，分频后的占空比为百分之五十，且分频时钟的每一个跳变沿均对齐输入时钟RPCK的上升沿(即分频时钟的第一个下降沿对应RPCK的第二个上升沿)，即图2中的RPCK_DIV2为外部输出时钟RPCK二分频后的时钟。采用高速时钟TX_PCK对分频后的低速时钟进行采样，每一拍采样沿都对应一个输出状态，同时高速时钟TX_PCK开始在分频器M3里开始进行N分频，在分频器M3中，高速时钟TX_PCK的每一拍上升沿(也就是采样沿)都对应着一个输出时钟RPCKN的相位。在高速时钟TX_PCK中的一拍采样沿采样到分频后的低速时钟RPCK的下降沿(也就是采到了输入时钟RPCK的第二个上升沿)，高速时钟TX_PCK的这一拍也会对应一个作为输入时钟RPCK的RPCKN的输出相位，选择模块M4就会选择高速时钟TX_PCK的采样沿所对应的那个相位RPCKN作为输出，使得外部输入时钟RPCK与内建时钟RPCK_SYNC同步，如图2所示，选择模块M4选择了RPCKN作为输入时钟RPCK的同步时钟。同时，本专利技术还提供一种用于实现如上述所述的一种外部输入时钟RPCK的同步系统的方法，该方法包括以下步骤：S1、对由外部输入的低速时钟进行二分频作业；S2、高速时钟对上述步骤S1中二分频后的低速时钟进行采样，低速时钟分频时每一拍的跳变沿都能被高速时钟采到，并在输出体现；S3、高速时钟进行N分频，将频率同步到低速时钟上，输出对应不同的输出相位；S4、选择模块选择上述步骤S3中高速时钟对应的输出相位作为输出，使得相位同步到低速输入时钟上，其中选择模块为根据其选择端口接收到的数据决定者高速时钟对应的相位输出。综上所述，本专利技术中的上述外部输入时钟RPCK的同步系统其精确度高，可以在大约一个高速时钟周期以内，能够实现实时判决，即便在输入时钟RPCK频率发生变化时，也能够准确的进行时钟同步，且同步相位差可调，可以选择不同相位输出，以达到需要的相位差。显然，本领域的技术人员可以对本专利技术进行各种改动和变型而不脱离本专利技术的精神和范围。这样，倘若本专利技术的这些修改和变型属于本专利技术权利要求及其同等技术的范围之内，则本专利技术也意图包含这些改动和变型在内。本文档来自技高网...

【技术保护点】
1.一种外部输入时钟RPCK的同步系统，其特征在于：所述同步系统包括外部输入的低速时钟RPCK、高速时钟、分频器M1、采样器M2、分频器M3以及选择模块M4，其中所述低速时钟RPCK与所述分频器M1相连，进行二分频处理，所述分频器M1的输出端与采样器M2的输入端相连，所述高速时钟与所述采样器M2相连，用于对分频后的低速时钟进行采样，所述高速时钟与分频器M3相连，进行N分频作业，N≥1，所述分频器M3的输出端与选择模块M4相连，所述选择模块M4其上的选择端口Sn与所述分频器M2的输出端相连。/n

【技术特征摘要】
1.一种外部输入时钟RPCK的同步系统，其特征在于：所述同步系统包括外部输入的低速时钟RPCK、高速时钟、分频器M1、采样器M2、分频器M3以及选择模块M4，其中所述低速时钟RPCK与所述分频器M1相连，进行二分频处理，所述分频器M1的输出端与采样器M2的输入端相连，所述高速时钟与所述采样器M2相连，用于对分频后的低速时钟进行采样，所述高速时钟与分频器M3相连，进行N分频作业，N≥1，所述分频器M3的输出端与选择模块M4相连，所述选择模块M4其上的选择端口Sn与所述分频器M2的输出端相连。


2.根据权利要求1所述的一种外部输入时钟RPCK的同步系统，其特征在于：所述选择端口Sn其输入的数据为用于决定选择模块M4输出的多位数据。


3.根据权利要求1或2所述的一种外部输入时钟RPCK的同步系统，其特征在于：所述高速时钟为由锁相环PLL产生。<...

【专利技术属性】
技术研发人员：吴汉明，张岚，
申请(专利权)人：芯创智北京微电子有限公司，
类型：发明
国别省市：北京;11