一种高速电平移位器制造技术

本发明专利技术提供的高速电平移位器包括：第一晶体管栅极连IN，源极连第二晶体管的源极，漏极接第五晶体管的源极；第二晶体管栅极连第一反相器输出端，源极连第一晶体管M1的源极，漏极连第六晶体管的源极，第一反相器的输入端连IN，电源端连接VDDL；第三晶体管的栅极连输入信号IN，漏极连VA，源极连VDDL；第四晶体管栅极连第一反相器的输出端，漏极连VB，源极连VDDL；第五晶体管和第六晶体栅极都连Vbias；第七晶体管和第八晶体管交叉耦合；第九晶体管栅极连INNE，源极连第七晶体管源极，漏极连第七晶体管漏极；第十晶体管栅极接INPE，漏极连第八晶体管漏极，源极连第八晶体管源极。本发明专利技术能在较大压差条件下对高速信号进行电平移位，信号边沿转换速率高。

A high speed level shifter

【技术实现步骤摘要】
一种高速电平移位器
本专利技术属于集成电路
，具体涉及一种高速电平移位器。
技术介绍
锁相环(PLL,PhaseLockLoop)能产生一个和输入参考时钟在频率和相位上保持一致的时钟，广泛应用与同步应用中。电荷泵式锁相环(CPLL)凭借其高速，低功耗，频率捕获范围宽，低成本的优势被广泛应用。如图1所示，电荷泵式锁相环由以下五部分构成，鉴频鉴相器(PFD)，电荷泵(CP)，环路滤波器(LPF)，压控振荡器(VCO)和分频器(Divider)。锁相环通常需要两个电源，如分频器(Divider)，鉴频鉴相器(PFD)在低压域工作，而电荷泵(CP)则需要在高压域工作，随着CMOS工艺逐步发展至深亚微米工艺，电源电压逐步降低，系统功耗也能进一步降低。但对于电平移位器而言，需要转换的电压差越来越大，如现在16nm工艺中经常会用到0.8V的电压。当鉴频鉴相器(PFD)工作在0.8V电压下，而电荷泵(CP)工作在1.8V电源下时，鉴频鉴相器(PFD)的输出信号UP，DN需要进行0.8V到1.8V的电平转换，由于鉴频鉴相器(PFD)的输出信号是周期性的窄脉本文档来自技高网...

【技术保护点】
1.一种高速电平移位器，其特征在于，所述高速电平移位器包括：/n低压MOS管：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4，高压MOS管：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10，/n第一晶体管M1栅极连接输入信号IN，源极连接第二晶体管M2的源极，漏极接第五晶体管M5的源极；第二晶体管M2栅极连接第一反相器INV1的输出端，源极连接第一晶体管M1的源极，漏极连接第六晶体管M6的源极；第一反相器INV1的输入端连接输入信号IN，电源端连接VDDL电压；第三晶体管M3的栅极连接输入信号IN，漏极连接中间节点VA，源极连接V...

【技术特征摘要】
1.一种高速电平移位器，其特征在于，所述高速电平移位器包括：
低压MOS管：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4，高压MOS管：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9和第十晶体管M10，
第一晶体管M1栅极连接输入信号IN，源极连接第二晶体管M2的源极，漏极接第五晶体管M5的源极；第二晶体管M2栅极连接第一反相器INV1的输出端，源极连接第一晶体管M1的源极，漏极连接第六晶体管M6的源极；第一反相器INV1的输入端连接输入信号IN，电源端连接VDDL电压；第三晶体管M3的栅极连接输入信号IN，漏极连接中间节点VA，源极连接VDDL电压；第四晶体管M4栅极连接第一反相器INV1的输出端，漏极连接中间节点VB，源极连接VDDL电压；
第五晶体管M5栅极连接中间电压Vbias，漏极连接第七晶体管M7漏极；第六晶体管M6栅极连接中间电压Vbias，漏极连接第八晶体管M8漏极；第七晶体管M7源极连接第八晶体管M8源极，栅极连接中间节点VD，漏极连接第五晶体管M5漏极；第八晶体管M8栅极连接中间节点VC，源极连接第七晶体管M7源级，漏极连接第六晶体管M6漏极；第九晶体管M9栅极连接I...

【专利技术属性】
技术研发人员：王慧，朱敏，
申请(专利权)人：芯创智北京微电子有限公司，
类型：发明
国别省市：北京;11