一种CdS/Si纳米薄膜异质结的制备方法技术

本发明专利技术属于异质结制备技术领域，特别是涉及一种CdS/Si纳米薄膜异质结的制备方法，该方法首先以ITO导电薄膜为衬底，利用磁控溅射技术在ITO导电薄膜上沉积Si，制备纳米结构ITO/Si；然后利用磁控溅射技术在纳米结构ITO/Si上沉积CdS，制备纳米结构ITO/Si/CdS；最后利用磁控溅射技术在纳米结构ITO/Si/CdS上沉积Ag，制备纳米ITO/Si/CdS/Ag异质结。本发明专利技术简单、高效，易于调控异质结各组分的结构和尺寸。

A preparation method of CdS / Si nano film heterojunction

【技术实现步骤摘要】
一种CdS/Si纳米薄膜异质结的制备方法
本专利技术属于异质结制备
，特别是涉及一种CdS/Si纳米薄膜异质结的制备方法。
技术介绍
异质结是半导体器件的重要组成部分，科学家对此进行了大量的研究，硅基CdS异质结是其中重要的一个研究方向。随着社会经济的发展，为实现不同的功能和需求，对半导体器件的尺寸提出了更高的要求。科学家采用各种手段来减小异质结的尺寸，例如利用纳米技术在单晶硅、多晶硅和多孔硅衬底上沉积CdS纳米薄膜、纳米颗粒等制备硅基CdS异质结。然而，目前单晶硅、多晶硅和多孔硅衬底由于技术原因，所制备的异质结的厚度还是不能满足特殊的需要。如果用薄膜硅替代单晶硅、多晶硅和多孔硅衬底，就可以将硅基CdS异质结的厚度大大降低，并且有利于器件的集成。硅薄膜通常利用等离子体增强化学气相沉积、快速退火晶化、固相晶化、准分子激光晶化、金属诱导晶化等方法获得，但是，这些方法中不是温度太高对衬底要求过高，就是对制备的参数要求太高，从而大大提高了器件的成本，不利于产业化。
技术实现思路
为了克服现有技术中存在的缺陷，本专利技术的目的是提供一种CdS/Si纳米薄膜异质结的制备方法，该方法简单、高效，易于调控异质结各组分的结构和尺寸。为了实现上述目的，本专利技术采用以下的技术方案：本专利技术提供了一种CdS/Si纳米薄膜异质结的制备方法，包括以下步骤：步骤1，以ITO导电薄膜为衬底，利用磁控溅射技术在ITO导电薄膜上沉积Si，制备纳米结构ITO/Si；步骤2，利用磁控溅射技术在纳米结构ITO/Si上沉积CdS，制备纳米结构ITO/Si/CdS；步骤3，利用磁控溅射技术在纳米结构ITO/Si/CdS上沉积Ag，制备纳米ITO/Si/CdS/Ag异质结。进一步地，所述步骤1的具体过程如下：步骤101，将ITO导电薄膜固定在磁控溅射室的样品支架上，对磁控溅射室抽真空到10-6Pa，然后向磁控溅射室充入氩气，保持磁控溅射室真空度为10-1Pa～50Pa；步骤102，调整Si靶材和ITO导电薄膜的距离为5cm，设置溅射功率为30W～120W；步骤103，预溅射60s，打开Si靶材的挡板，开始溅射，溅射时间180s～1200s，制备纳米结构ITO/Si；步骤104，溅射时间到后，关闭溅射电源，打开加热电源，20～50min将ITO/Si样品加热到300℃，在1Pa压强下保持50min。进一步地，溅射时间180s～1200s，在ITO导电薄膜上沉积Si的厚度为300nm～2μm。进一步地，所述步骤2的具体过程如下：步骤201，保持磁控溅射室内压强1Pa，将Si靶材换成CdS靶材，设置溅射功率为60W；步骤202，打开CdS靶材的挡板，开始溅射，溅射时间60～1800s，制备纳米结构ITO/Si/CdS；步骤203，溅射时间到后，关闭溅射电源。进一步地，溅射时间60～1800s，在ITO/Si上沉积CdS的厚度为120nm～3.6μm。进一步地，所述步骤3的具体过程如下：步骤301，保持磁控溅射室内压强1Pa，将CdS靶材换成Ag靶材，设置溅射功率为30W；步骤302，打开Ag靶材的挡板，开始溅射，溅射时间60s，制备Ag电极；步骤303，溅射时间到后，关闭所有电源，将ITO/Si/CdS/Ag样品自然冷却至室温。与现有技术相比，本专利技术具有以下优点：本专利技术一种CdS/Si纳米薄膜异质结的制备方法，利用磁控溅射技术在ITO导电薄膜上依次制备Si薄膜和CdS薄膜，从而构建CdS/Si纳米薄膜异质结，通过改变溅射时间，高效地控制Si薄膜和CdS薄膜的厚度、调控CdS/Si异质结的界面，有效地降低了硅基CdS/Si异质结的尺寸。本专利技术的方法制作工艺简单、所需仪器设备价值低廉、材料消耗低，可以在低温下进行，大大降低了异质结的生产成本，并且可以有效地调控异质结各组分的结构和尺寸。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对现有技术和实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术实施例一的CdS/Si纳米薄膜异质结的制备方法的流程图；图2是本专利技术实施例一的CdS/Si纳米薄膜异质结的结构示意图；图3是本专利技术实施例二的沉积10min非晶硅薄膜的XRD图谱；图4是本专利技术实施例二的沉积10min非晶硅薄膜的AFM图谱；图5是本专利技术实施例二的沉积硅10min、CdS5min的CdS/Si纳米薄膜异质结的XRD图谱；图6是本专利技术实施例二的沉积硅10min、CdS5min的CdS/Si纳米薄膜异质结整流特性图；图7是本专利技术实施例三的沉积20min非晶硅薄膜的XRD图谱；图8是本专利技术实施例三的沉积20min非晶硅薄膜的AFM图谱；图9是本专利技术实施例三的沉积硅20min、CdS5min的CdS/Si纳米薄膜异质结的XRD图谱；图10是本专利技术实施例三的沉积硅20min、CdS5min的CdS/Si纳米薄膜异质结整流特性图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有实施例，都属于本专利技术保护的范围。实施例一如图1所示，本实施例的CdS/Si纳米薄膜异质结的制备方法，该方法首先以ITO导电薄膜为衬底，利用磁控溅射技术在ITO导电薄膜上沉积Si，制备纳米结构ITO/Si；然后利用磁控溅射技术在纳米结构ITO/Si上沉积CdS，制备纳米结构ITO/Si/CdS；最后利用磁控溅射技术在纳米结构ITO/Si/CdS上沉积Ag，制备纳米ITO/Si/CdS/Ag异质结。具体包含以下步骤：步骤S101，将ITO导电薄膜固定在磁控溅射室的样品支架上，对磁控溅射室抽真空到10-6Pa，然后向磁控溅射室充入氩气，保持磁控溅射室真空度为10-1Pa～50Pa；步骤S102，调整Si靶材和ITO导电薄膜的距离为5cm，设置溅射功率为30W～120W；步骤S103，预溅射60s，打开Si靶材的挡板，开始溅射，溅射时间180s～1200s，在ITO导电薄膜上沉积Si的厚度为300nm～2μm，制备纳米结构ITO/Si；步骤S104，溅射时间到后，关闭溅射电源，打开加热电源，20～50min将ITO/Si样品加热到300℃，在1Pa压强下保持50min；步骤S105，保持磁控溅射室内压强1Pa，将Si靶材换成CdS靶材，设置溅射功率为60W；步骤S106，打开CdS靶材本文档来自技高网...

【技术保护点】
1.一种CdS/Si纳米薄膜异质结的制备方法，其特征在于，包括以下步骤：/n步骤1，以ITO导电薄膜为衬底，利用磁控溅射技术在ITO导电薄膜上沉积Si，制备纳米结构ITO/Si；/n步骤2，利用磁控溅射技术在纳米结构ITO/Si上沉积CdS，制备纳米结构ITO/Si/CdS；/n步骤3，利用磁控溅射技术在纳米结构ITO/Si/CdS上沉积Ag，制备纳米ITO/Si/CdS/Ag异质结。/n

【技术特征摘要】
1.一种CdS/Si纳米薄膜异质结的制备方法，其特征在于，包括以下步骤：
步骤1，以ITO导电薄膜为衬底，利用磁控溅射技术在ITO导电薄膜上沉积Si，制备纳米结构ITO/Si；
步骤2，利用磁控溅射技术在纳米结构ITO/Si上沉积CdS，制备纳米结构ITO/Si/CdS；
步骤3，利用磁控溅射技术在纳米结构ITO/Si/CdS上沉积Ag，制备纳米ITO/Si/CdS/Ag异质结。


2.根据权利要求1所述的CdS/Si纳米薄膜异质结的制备方法，其特征在于，所述步骤1的具体过程如下：
步骤101，将ITO导电薄膜固定在磁控溅射室的样品支架上，对磁控溅射室抽真空到10-6Pa，然后向磁控溅射室充入氩气，保持磁控溅射室真空度为10-1Pa～50Pa；
步骤102，调整Si靶材和ITO导电薄膜的距离为5cm，设置溅射功率为30W～120W；
步骤103，预溅射60s，打开Si靶材的挡板，开始溅射，溅射时间180s～1200s，制备纳米结构ITO/Si；
步骤104，溅射时间到后，关闭溅射电源，打开加热电源，20～50min将ITO/Si样品加热到300℃，在1Pa压强下保持50min。


3.根据权利要求2...

【专利技术属性】
技术研发人员：姬鹏飞，李勇，宋月丽，周丰群，袁书卿，田明丽，
申请(专利权)人：平顶山学院，
类型：发明
国别省市：河南;41