一种大规模天线阵数字波控信号接口方案制造技术

本发明专利技术公开了一种大规模天线阵数字波控信号接口方案。本发明专利技术采用了改进的SPI四线接口方案，在射频前端集成带有SPI从机接口的数字逻辑模块，采用了加入ID标签的通信协议，从而能够在天线规模极大(如1024天线)的情况下，实现单个SPI主机控制器对所有天线单元的单独控制，或者对全体天线单元的控制。所述的接口方案改进了传统的SPI控制方案，将所需的接口数量减少为仅4根线，从而可使用低成本的FPGA或MCU作为主机控制器，不需浪费额外的接口。本发明专利技术的另一个优势在于板级的天线阵列布线简单，本发明专利技术将所需的PCB布线层数减少为两层，并给出了一种可行的布线方案。

A scheme of digital wave control signal interface for large scale antenna array

【技术实现步骤摘要】
一种大规模天线阵数字波控信号接口方案
本专利技术涉及一种大规模天线阵数字波控信号接口方案，属于电子电路设计
，特别适用于大规模天线阵列设计。
技术介绍
卫星通信和雷达技术的硬件基础中，大规模天线阵列是不可或缺的关键模块。为了实现对不同方位的电磁波的发射和接收，收发机需要不断调整天线阵列中每一个天线的增益和相位。进入5G和毫米波时代后，通信的吞吐量和可靠性要求大幅提升，所使用的天线数量显著增大，阵列越发密集，实现准确、实时、高效的数字波控信号接口难度越发增高。传统的天线阵控制采用串行外设接口(SPI)进行控制器和射频前端芯片的一对一，全双工通信。如图1中(a)所示，传统控制方案在天线阵列数量小的时候具有实现简单，片上数字模块逻辑复杂度较低的优点。当对应第k个SPI从机的片选信号SS被拉低时，其被选中，主机可以和其通信。然而，对于一个N×N的天线阵列而言，当天线数量N2增加时，板级控制信号线的数量呈天线数量的三倍趋势(3N2+1)大幅增加，从而导致板级布线难度增大，SPI主机控制器的接口开销大，效率低下。以毫米波通信用到的32×32(N＝32)的天线阵列为例，该种方案需要使用到SPI主机的接口数量为3073，也就意味着在PCB板上要排布同样多的控制信号线，这显然是难以实现的。原因有如下两方面：一方面，一般的单块FPGA芯片接口数量有限，难以达到3073；另一方面，普通的双层PCB板也难以完成这么多信号线的排布，可能需要四层板甚至更多层，增加了PCB面积和成本的开销。
技术实现思路
本设计通过对传统SPI协议的改进和优化，提出采用四线方案实现SPI主机控制器和大规模天线阵列的通信方案。天线阵中的每个射频前端芯片中都加入了不同的数字ID标签。该方案可实现低成本，一对多，全双工的数字波控信号接口。由于只使用了四根信号线，因此可以在低沉本的MCU或者单片小容量FPGA作为主机的情况下，采用普通的低成本双面PCB实现天线阵列设计。同时，本设计给出了一种可行的SPI从机电路的设计方案。为了实现上述目的，本专利技术采用如下技术方案：一种大规模天线阵数字波控信号接口方案，在天线阵中的每个相控阵芯片集成一个带有SPI从机接口的数字逻辑模块，采用了加入ID标签的通信协议，实现单个SPI主机控制器对天线阵中所有天线单元的单独控制或者对全体天线单元的控制，其中，天线阵中的每个射频前端都有一个不同的数字ID标签；数字逻辑模块包括一个基于摩尔有限状态机的核心控制逻辑模块、一个复位控制模块、一个差错机制模块、一个通用寄存器、一个相控阵幅度和相位寄存器以及一个SPI从机；SPI从机将SPI主机的发送帧传输至核心控制逻辑模块，发送帧包括数字ID以及幅度和相位码；核心控制逻辑模块控制通用寄存器的读取和写入，当且仅当发送帧中的ID与该数字逻辑模块对应的射频前端的数字ID相同的时候，核心控制逻辑模块通过通用寄存器将幅度和相位码分配给相控阵幅度和相位控制寄存器，相控阵幅度和相位控制寄存器直接连接到射频前端；差错机制模块打开发送帧时，通过帧长校验和CRC检测发现帧错误时，自动关闭通用寄存器和相控阵幅度和相位寄存器与SPI从机接口之间的通信，并在通用寄存器中记录帧错误，当SPI主机进行错误询问时，通过SPI从机的MISO端口给予反馈，SPI主机发送复位帧后，在复位控制模块的控制下顺序同步复位进一步的，SPI从机的SCLK、MOSI、MISO和SS四个接口分别对应连接SPI主机的SCLK，、MOSI、MISO和SS四个接口，其中，SCLK为SPI主、从机的系统同步时钟，SS为低电平有效的片选同步信号，MOSI为主机输出/从机输入的接口，MISO为从机输出/主机输入的接口。进一步的，任意时刻只有一个SPI从机的MISO处于输出状态，其余的SPI从机的MISO均处于高阻态。进一步的，加入ID标签的通信协议为：SPI接口的写入和输出均以帧为单位；SPI主机在SCLK下降沿输出MOSI，在SCLK下降沿采样MISO；在SS从高变低时，相控阵芯片被选中，MOSI的串行输入信号开始存入相控阵芯片内的缓冲器，直到串行输入信号全部存完，SS从低变高时，开始进行数据的处理，读写对应寄存器，并准备好MISO的输出；SS为高时，SCLK上升沿将相控阵芯片的状态机复位，SPI处于待机状态；相控阵芯片内部的MODE寄存器为1时SPI工作在识别数字ID状态，可读写，且必须数字ID正确才能读写，一旦数字ID不正确，SPI从机立刻进入待机状态；MODE寄存器为0时为无ID状态，只可写，不可读。技术效果相对于现有技术，本专利技术的技术方案有以下优点：本专利技术采用了改进的SPI四线接口方案，在射频前端集成带有SPI从机接口的数字逻辑模块，采用了加入ID标签的通信协议，从而能够在天线规模极大(如1024天线)的情况下，实现单个SPI主机控制器对所有天线单元的单独控制，或者对全体天线单元的控制；所述的接口方案改进了传统的SPI控制方案，将所需的接口数量减少为仅4根线，从而可使用低成本的FPGA或MCU作为主机控制器，不需浪费额外的接口；本专利技术的另一个优势在于板级的天线阵列布线简单，本专利技术将所需的PCB布线层数减少为两层。附图说明图1是传统的SPI控制方法和改进后的四线控制方法示意框图，其中，(a)是传统的SPI控制方法，(b)是改进后的四线控制方法；图2是基于双层PCB的天线阵的布线示意图；图3是射频前端芯片内部控制逻辑架构；图4是SPI芯片写时序；图5是SPI芯片读时序。具体实施方式下面结合附图以及具体实施例对本专利技术的技术方案做进一步阐述：首先介绍整体系统的数字控制方案。如图1中(b)所示，该方案可将数字控制信号线的数量降低至4根，即普通SPI协议中的SCLK、MOSI、MISO和SS。其中，SCLK为系统时钟，MOSI为主机的输出和从机的输入，MISO为主机输入和从机输出，SS为片选和同步信号。该种方案适用于如图2所示的具体的系统架构和布线方法。由于只有四根数字信号线，因而SPI主机控制器可以选择小容量FPGA或者低成本MCU。以图2为例的双层PCB布线方法是一种可实现的布线方法，其中，射频前端及天线阵列排布在PCB正面；SCLK、MOSI、MISO和SS分为MOSI和SS、MISO和SCLK两组，每组分别走PCB正面或背面(即MOSI和SS走PCB正面则MISO和SCLK走PCB背面，或MOSI和SS走PCB背面则MISO和SCLK走PCB正面)。VDD为电源，通过在PCB正面铺铜，背面连接正面的各分割区域，保证PCB正面都为VDD；地VSS则使用同样方法在PCB背面铺铜，正面连接。相比传统的采用多引脚FPGA和多层PCB才能实现的方案，成本和设计复杂度得到显著降低。下面介绍对应的相控阵芯片内部的数字逻辑模块结构，以一个帧长为24bit的SPI通信协议为例。首先，如图1(b)所示，天线阵中的每一个射频前端芯片都有一个不同的数本文档来自技高网...

【技术保护点】
1.一种大规模天线阵数字波控信号接口方案，其特征在于，在天线阵中的每个相控阵芯片集成一个带有SPI从机接口的数字逻辑模块，采用了加入ID标签的通信协议，实现单个SPI主机控制器对天线阵中所有天线单元的单独控制或者对全体天线单元的控制，其中，天线阵中的每个射频前端都有一个不同的数字ID标签；/n数字逻辑模块包括一个基于摩尔有限状态机的核心控制逻辑模块、一个复位控制模块、一个差错机制模块、一个通用寄存器、一个相控阵幅度和相位寄存器以及一个SPI从机；SPI从机将SPI主机的发送帧传输至核心控制逻辑模块，发送帧包括数字ID以及幅度和相位码；核心控制逻辑模块控制通用寄存器的读取和写入，当且仅当发送帧中的ID与该数字逻辑模块对应的射频前端的数字ID相同的时候，核心控制逻辑模块通过通用寄存器将幅度和相位码分配给相控阵幅度和相位控制寄存器，相控阵幅度和相位控制寄存器直接连接到射频前端；差错机制模块打开发送帧时，通过帧长校验和CRC检测发现帧错误时，自动关闭通用寄存器和相控阵幅度和相位寄存器与SPI从机接口之间的通信，并在通用寄存器中记录帧错误，当SPI主机进行错误询问时，通过SPI从机的MISO端口给予反馈，SPI主机发送复位帧后，在复位控制模块的控制下顺序同步复位。/n...

【技术特征摘要】
1.一种大规模天线阵数字波控信号接口方案，其特征在于，在天线阵中的每个相控阵芯片集成一个带有SPI从机接口的数字逻辑模块，采用了加入ID标签的通信协议，实现单个SPI主机控制器对天线阵中所有天线单元的单独控制或者对全体天线单元的控制，其中，天线阵中的每个射频前端都有一个不同的数字ID标签；
数字逻辑模块包括一个基于摩尔有限状态机的核心控制逻辑模块、一个复位控制模块、一个差错机制模块、一个通用寄存器、一个相控阵幅度和相位寄存器以及一个SPI从机；SPI从机将SPI主机的发送帧传输至核心控制逻辑模块，发送帧包括数字ID以及幅度和相位码；核心控制逻辑模块控制通用寄存器的读取和写入，当且仅当发送帧中的ID与该数字逻辑模块对应的射频前端的数字ID相同的时候，核心控制逻辑模块通过通用寄存器将幅度和相位码分配给相控阵幅度和相位控制寄存器，相控阵幅度和相位控制寄存器直接连接到射频前端；差错机制模块打开发送帧时，通过帧长校验和CRC检测发现帧错误时，自动关闭通用寄存器和相控阵幅度和相位寄存器与SPI从机接口之间的通信，并在通用寄存器中记录帧错误，当SPI主机进行错误询问时，通过SPI从机的MISO端口给予反馈，SPI主机发送复位帧后，在复位控制模块的控制下顺序同步复位。


2.如权利要求1所述的一种大规模天线阵数字波控信号接口方案，其...

【专利技术属性】
技术研发人员：赵涤燹，
申请(专利权)人：南京汇君半导体科技有限公司，
类型：发明
国别省市：江苏;32