【技术实现步骤摘要】
【国外来华专利技术】锁相环和用于其的方法
示例涉及模拟或数字锁相环(Phase-LockedLoop，PLL)，以及用于其的方法。
技术介绍
在传统的PLL(例如模拟或数字PLL，DPLL)中，相位噪声由PLL的组件(例如压控振荡器，VCO；数控振荡器，DCO；诸如时间到数字转换器TDC之类的相位检测器)和参考频率的相位噪声确定。在发送器中，PLL的相位噪声影响发送信号和接收信号的误差向量幅值(ErrorVectorMagnitude，EVM)。因此，有较高的动力来改善PLL的相位噪声。传统上，尝试通过改善PLL的基本组件(例如，DCO、TDC或参考频率源)的相位噪声来改善PLL的相位噪声。在一些情况下，进一步改善PLL的基本组件的相位噪声是根本不实际或不可能的。此外，基本组件的相位噪声表现的改善通常导致更高的成本和功率消耗。因此，可能存在对于PLL内的改善的相位噪声降低的需求。附图说明接下来将参考附图仅通过示例的方式描述装置和/或方法的一些示例，在附图中：图1图示了PLL的示例；...
【技术保护点】
1.一种锁相环(100)，包括：/n第一环路(110)，包括受控振荡器(130)和相位检测器(140)，其中所述受控振荡器(130)被配置为生成振荡信号(131)，并且其中所述相位检测器(140)被配置为生成第一信号(141)，所述第一信号(141)指示参考信号(101)和所述振荡信号(131)之间的定时差异；/n第二环路(120)，被配置为基于所述振荡信号(131)生成第二信号(121)，并且基于所述第二信号(121)生成校正信号(122)，所述第二信号(121)指示所述振荡信号的周期时间的定时误差；以及/n组合器(150)，被配置为通过将所述校正信号(122)和从所述第...
【技术特征摘要】
【国外来华专利技术】1.一种锁相环(100)，包括：
第一环路(110)，包括受控振荡器(130)和相位检测器(140)，其中所述受控振荡器(130)被配置为生成振荡信号(131)，并且其中所述相位检测器(140)被配置为生成第一信号(141)，所述第一信号(141)指示参考信号(101)和所述振荡信号(131)之间的定时差异；
第二环路(120)，被配置为基于所述振荡信号(131)生成第二信号(121)，并且基于所述第二信号(121)生成校正信号(122)，所述第二信号(121)指示所述振荡信号的周期时间的定时误差；以及
组合器(150)，被配置为通过将所述校正信号(122)和从所述第一信号(141)得出的第三信号(161)组合来为所述受控振荡器(130)生成控制信号(151)。
2.如权利要求1所述的锁相环，其中所述受控振荡器(130)被配置为基于所述控制信号(151)生成所述振荡信号(131)。
3.如权利要求1或权利要求2所述的锁相环，其中所述第二环路(120)包括：
时间到数字转换器，被配置为基于所述振荡信号(131)和所述振荡信号(131)的延迟复本生成第四信号，所述第四信号指示所述振荡信号的实际周期时间。
4.如权利要求3所述的锁相环，其中所述时间到数字转换器的采样频率比所述振荡信号的振荡频率低至少20倍。
5.如权利要求3所述的锁相环，其中所述第二环路(120)还包括：
延迟元件，被配置为通过延迟所述振荡信号(131)来生成所述振荡信号(131)的延迟复本。
6.如权利要求3所述的锁相环，其中所述第二环路(120)还包括：
第二组合器，被配置为通过将所述第四信号和第五信号组合来生成所述第二信号(121)，所述第五信号指示所述振荡信号的标称周期时间。
7.如权利要求6所述的锁相环，其中所述第二环路(120)还包括：
积分器，被配置为通过对所述第二信号(121)进行连续积分来生成所述校正信号(122)。
8.如权利要求6所述的锁相环，其中所述第二环路(120)还包括：
第三组合器，被配置为通过将所述第二信号(121)与所述校正信号(122)的先前样本组合来生成所述校正信号(122)的样本。
9.如权利要求8所述的锁相环，其中所述第二环路(120)还包括：
第二延迟元件，耦合在所述第三组合器的输出和输入之间，其中所述延迟元件被配置为延迟所述校正信号(122)的先前样本。
10.如权利要求7所述的锁相环，其中所述第二环路(120)还包括：
滤波器，被配置为对所述校正信号(122)进行带通滤波。
11.如权利要求1或权利要求2所述的锁相环，其中所述第一环路(110)还包括环路...
【专利技术属性】
技术研发人员：库什尼尔·伊加尔，
申请(专利权)人：英特尔IP公司，
类型：发明
国别省市：美国;US
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