【技术实现步骤摘要】
【国外来华专利技术】用于使用共享地址路径在存取存储器排组的同时刷新另一存储器排组的系统和方法
本专利技术的实施例大体上涉及半导体装置的领域。更确切地说，本专利技术的实施例涉及使用共享地址路径在存取半导体装置的第二存储器排组的同时刷新半导体装置的第一存储器排组。
技术介绍
例如动态随机存取存储器(DRAM)的半导体存储器装置可通过定期从存储器单元读取信息并将所述读取信息重写到存储器单元以保存信息来刷新存储器单元。举例来说，存储器中的存储器数据的每一位可作为存储器上的电容器上电荷的存在或不存在而存储。随着时间流逝，电荷可泄漏且最终丢失，除非刷新数据。因而，外部电路可定期读取每一存储器单元且将数据重写到存储器单元，从而将电容器上的电荷恢复到其原始水准。存储器刷新循环可一次刷新一组或一个区域(例如，一个排组)的存储器单元，且每一相继循环可刷新下一组或下一个区域的存储器单元，由此刷新存储器中的所有存储器单元。这种刷新过程可由存储器装置的控制器和/或由使用者定期进行以保持存储器单元中的数据。存储器可包含存储器单元的多个存储器排组。如果正在刷新一存储器排组，那么可不存取所述存储器排组(例如用于读取和/或写入操作)。例如DDR5SDRAM(第五代双数据速率同步动态随机存取存储器)的一些DRAM可能能够仅刷新一些存储器排组，同时实现对其它存储器排组的存取。可通过在单个地址路径上将行地址提供到存储器电路系统以进行刷新或存取来执行刷新或存取存储器排组。待刷新行地址可存储并维持在计数器中(例如存储器中)，所述计数器可在每次将行地址发射到...
【技术保护点】
1.一种系统，其包括：/n多个存储器排组，其经配置以存储数据，其中所述多个存储器排组包括第一组存储器排组和第二组存储器排组；/n地址路径，其与所述多个存储器排组耦合，其中所述地址路径经配置以将行地址提供到所述多个存储器排组；及/n命令地址输入电路，其与所述地址路径耦合，其中所述命令地址输入电路经配置以经由所述地址路径刷新所述第一组存储器排组，且在所述命令地址输入电路刷新所述第一组存储器排组时经由所述地址路径激活所述第二组存储器排组中的一行，以存储来自所述第二组存储器排组中的所述行的数据或读取所述数据。/n
【技术特征摘要】
【国外来华专利技术】20170814 US 15/676,4241.一种系统，其包括：
多个存储器排组，其经配置以存储数据，其中所述多个存储器排组包括第一组存储器排组和第二组存储器排组；
地址路径，其与所述多个存储器排组耦合，其中所述地址路径经配置以将行地址提供到所述多个存储器排组；及
命令地址输入电路，其与所述地址路径耦合，其中所述命令地址输入电路经配置以经由所述地址路径刷新所述第一组存储器排组，且在所述命令地址输入电路刷新所述第一组存储器排组时经由所述地址路径激活所述第二组存储器排组中的一行，以存储来自所述第二组存储器排组中的所述行的数据或读取所述数据。
2.根据权利要求1所述的系统，其中所述命令地址输入电路经配置以经由所述地址路径刷新所述第二组存储器排组，且在所述命令地址输入电路刷新所述第二组存储器排组时经由所述地址路径激活所述第一组存储器排组中的第二行，以存储来自所述第一组存储器排组中的所述行的数据或读取所述数据。
3.根据权利要求1所述的系统，其中所述命令地址输入电路包括：
第一计数器，其经配置以存储及递增待刷新的所述第一组存储器排组的第一行地址；及
第二计数器，其经配置以存储及递增待刷新的所述第二组存储器排组的第二行地址。
4.根据权利要求3所述的系统，其中所述命令地址输入电路经配置以通过将至少待刷新的所述第一组存储器排组的所述第一行地址或待刷新的所述第二组存储器排组的所述第二行地址输出到所述地址路径来刷新所述半导体装置的所述多个存储器排组。
5.根据权利要求3所述的系统，其中所述命令地址输入电路经配置以通过将至少待刷新的所述第一组存储器排组的所述第一行地址输出到所述地址路径来刷新所述半导体装置的所述第一组存储器排组。
6.根据权利要求3所述的系统，其中所述命令地址输入电路经配置以通过将至少待刷新的所述第二组存储器排组的所述第二行地址输出到所述地址路径来刷新所述半导体装置的所述第二组存储器排组。
7.一种系统，其包括：
寄存器，其经配置以存储行地址；
多个存储器排组，其经配置以存储数据，其中所述多个存储器排组包括第一组存储器排组和第二组存储器排组；及
多个排组控制块，其与所述多个存储器排组耦合，其中所述多个排组控制块包括：
第一组排组控制块，其经配置以通过以下操作来刷新所述第一组存储器排组：
从所述寄存器捕获所述行地址；
刷新所述第一组存储器排组中的第一行，其中所述第一行与从所述寄存器捕获的所述行地址相关联；
递增从所述寄存器捕获的所述行地址；且
刷新所述第一组存储器排组中的第二行，其中所述第二行与从所述寄存器捕获并递增的所述行地址相关联；及
第二组排组控制块，其经配置以激活所述第二组存储器排组中的第三行，且所述第一组排组控制块同时刷新所述第一组存储器排组中的所述第一行、刷新所述第一组存储器排组中的所述第二行或其组合。
8.根据权利要求7所述的系统，其中：
所述第二组排组控制块经配置以通过以下操作来刷新所述第二组存储器排组：
从所述寄存器捕获第二行地址；
刷新所述第二组存储器排组中的第四行，其中所述第四行与从所述寄存器捕获的所述第二行地址相关联；
递增从所述寄存器捕获的所述第二行地址以产生经递增第二行地址；且
刷新所述第二组存储器排组中的第五行，其中所述第五行与所述经递增第二行地址相关联；且
所述第一组排组控制块经配置以激活所述第一组存储器排组中的第六行，且所述第二组排组控制块同时刷新所述第二组存储器排组中的所述第四行、刷新所述第二组存储器排组中的所述第五行或其组合。
9.一种行地址输出电路，其包括：
第一计数器，其经配置以存储及递增半导体装置的待刷新的第一组存储器排组的第一行地址；
第二计数器，其经配置以存储及递增所述半导体装置的待刷新的所述第二组存储器排组的第二行地址；及
多路复用器，其经配置以：
接收来自所述第一计数器的所述第一行地址、来自所述第二计数器的所述第二行地址、与待激活的所述第一组存储器排组中的第一行或所述第二组存储器排组中的第二行相关联的第三行地址及选择信号以作为输入；
当所述...
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