采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法技术

本公开提供了一种三维存储器器件，所述三维存储器器件包括：p掺杂源极半导体层，所述p掺杂源极半导体层位于衬底上方；p掺杂带半导体层，所述p掺杂带半导体层位于所述p掺杂源极半导体层上方；导电层和绝缘层的交替叠堆，所述交替叠堆位于所述p掺杂带半导体层上方；以及存储器叠堆结构，所述存储器叠堆结构延伸穿过所述交替叠堆并进入所述p掺杂源极半导体层的上部部分。每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜。每个p掺杂竖直半导体沟道的顶表面接触相应n掺杂区域的底表面。每个p掺杂竖直半导体沟道的底部部分的侧壁接触所述p掺杂带半导体层的相应侧壁。

Three dimensional memory device with direct source contact and hole current detection and its manufacturing method

【技术实现步骤摘要】
【国外来华专利技术】采用直接源极接触和空穴电流检测的三维存储器器件及其制造方法相关申请本申请要求提交于2017年8月4日的美国非临时申请序列号15/669,243的优先权的权益，上述申请的全部内容以引用的方式并入本文。
本公开整体涉及半导体器件领域，并且具体地涉及采用直接源极接触和空穴电流检测的三维存储器结构及其制造方法。
技术介绍
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“NovelUltraHighDensityMemoryWithAStacked-SurroundingGateTransistor(S-SGT)StructuredCell”，IEDMProc.(2001)33-36的文章中公开。
技术实现思路
根据本公开的一方面，三维存储器器件包括：p掺杂源极半导体层，该p掺杂源极半导体层位于衬底上方；p掺杂带半导体层，该p掺杂带半导体层位于p掺杂源极半导体层上方；导电层和绝缘层的交替叠堆，该交替叠堆位于p掺杂带半导体层上方；以及存储器叠堆结构，该存储器叠堆结构延伸穿过交替叠堆并进入p掺杂源极半导体层的上部部分。每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜。每个p掺杂竖直半导体沟道的顶表面接触相应n掺杂区域的底表面。每个p掺杂竖直半导体沟道的底部部分的侧壁接触所述p掺杂带半导体层的相应侧壁。根据本公开的另一方面，本专利技术提供了一种形成三维存储器器件的方法。在衬底上方形成层叠堆，该层叠堆从下到上包括p掺杂源极半导体层、下部氧化硅衬里、无掺杂牺牲半导体层、上部氧化硅衬里和p掺杂蚀刻停止半导体层。在半导体层叠堆上方形成绝缘层和间隔物材料层的交替叠堆，其中该间隔物材料层形成为导电层，或被该导电层替换。穿过交替叠堆并穿过p掺杂源极半导体层的上部部分形成存储器叠堆结构的阵列，其中每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围p掺杂竖直半导体沟道的存储器膜。通过对于下部氧化硅衬里和上部氧化硅衬里以及p掺杂蚀刻停止半导体层选择性地移除无掺杂牺牲材料层来形成源极腔体。通过移除存储器膜的在源极腔体的级处的部分，可以物理地暴露p掺杂竖直半导体沟道的外侧壁。在源极腔体中形成具有p型掺杂的带半导体层并使其接触p掺杂竖直半导体沟道的暴露外侧壁。附图说明图1是根据本公开的实施方案的在形成任选的金属导电层、p掺杂源极半导体层、下部氧化硅衬里、无掺杂牺牲半导体层、上部氧化硅衬里和p掺杂蚀刻停止半导体层之后的示例性结构的竖直剖面图。图2是根据本公开的实施方案的在形成第一绝缘层和第一牺牲材料层的第一交替叠堆和介电帽盖层之后的示例性结构的竖直剖面图。图3是根据本公开的实施方案的在形成第一阶梯式表面和第一后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。图4A是根据本公开的实施方案的在形成第一存储器开口之后的示例性结构的存储器阵列区域的竖直剖面图。图4B是图4A的示例性结构的俯视图。平面A-A’是图4A的竖直横截面的平面。图4C是沿着图4B中的竖直平面C-C’截取的示例性结构的另一个竖直剖面图。图4D是图4A至图4C的示例性结构的存储器开口的底角的放大竖直剖面图。图5是根据本公开的实施方案的在通过氧化工艺形成氧化硅帽盖、第一氧化硅环和第二氧化硅环之后的第一存储器开口的底角的竖直剖面图。图6是根据本公开的实施方案的在牺牲存储器开口填充结构之后的示例性结构的存储器阵列区域的竖直剖面图。图7A是根据本公开的实施方案的在形成第二绝缘层和第二牺牲材料层的第二交替叠堆、第二阶梯式表面、第二后向阶梯式介电材料部分、第二存储器开口和第二支撑开口之后的示例性结构的竖直剖面图。图7B是图7A的示例性结构的俯视图。平面A-A’是图7A的竖直横截面的平面。图7C是沿着图7B中的竖直平面C-C’截取的示例性结构的另一个竖直剖面图。图8是根据本公开的实施方案的在形成层间存储器开口之后的示例性结构的存储器阵列区域的竖直剖面图。图9是根据本公开的实施方案的在形成存储器膜之后的层间存储器开口的底角的竖直剖面图。图10A为根据本公开的实施方案的在形成存储器叠堆结构、介电核心和在每个层间存储器开口内的n掺杂区域之后的示例性结构的竖直剖面图。图10B是在图10A中的处理步骤时的层间存储器开口的底角的竖直剖面图。图11是根据本公开的实施方案的在形成背侧沟槽之后的示例性结构的竖直剖面图。图12是根据本公开的实施方案的在形成源极腔体之后的示例性结构的竖直剖面图。图13A是根据本公开的实施方案的在通过移除下部氧化硅衬里和上部氧化硅衬里、第二氧化硅环、以及存储器膜的位于源极腔体的级处的部分来使源极腔体扩展之后的示例性结构的竖直剖面图。图13B是图13A的示例性结构的俯视图。平面A-A’是图13A的竖直横截面的平面。图13C是图8A和图8B的示例性结构的存储器开口的底角的放大竖直剖面图。图14A是根据本公开的实施方案的在形成具有p型掺杂的带半导体层之后的示例性结构的竖直剖面图。图14B是图14A的示例性结构的存储器开口的底角的放大竖直剖面图。图15是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。图16是根据本公开的实施方案的在沉积至少一种导电材料以形成导电层和连续金属材料层之后的示例性结构的竖直剖面图。图17A是根据本公开的实施方案的在形成介电沟槽填充结构和各种接触通孔结构之后的示例性结构的存储器区域的竖直剖面图。图17B是在图17A中的处理步骤之后的示例性结构的另一个区域的竖直剖面图。具体实施方式其中电接触介于竖直半导体沟道的底部部分与竖直(即，三维)NAND器件中的掩埋源极线之间的构型在本文被称为直接源极接触。掩埋源极线的掺杂半导体直接带接触结构可以用作在三维存储器器件诸如三维NAND存储器器件的阵列架构下的互补金属氧化物半导体(CMOS)的直接源极接触。在此类器件中，电子从用作n型源极区域的n掺杂半导体直接带接触结构注入p掺杂多晶硅沟道中，以提供用于读取操作的电子电流。在编程操作期间，电子存储在电荷捕集材料部分中。在通过栅极诱导漏极泄漏(GIDL)的擦除操作期间，在n型直接带接触结构和p型半导体沟道之间的界面附近产生电子-空穴对，使得空穴向上行进穿过半导体沟道，而电子被提供回到直接带接触结构中。在这种情况下，在n型直接带接触结构与厚的源极选择栅极电极之间提供大的重叠，以有效地在半导体沟道的底部附近产生GIDL电子-空穴对。通常，磷或砷离子用于在与沟道相邻的直接带接触结构中提供重n型掺杂扩散区域。磷或砷离子从形成在源极选择栅极电极下方的n掺杂源极多晶硅层扩散。然而，由于形成结的磷或砷离子的扩散，难以控制在与源极选择栅极电极相邻的沟道的底部处的结位置。此外，为了获得快速读取操作，源极选择栅极电极的电阻应当低。为了实现低电阻，可以使用重掺杂源极选本文档来自技高网...

【技术保护点】
1.一种三维存储器器件，包括：/np掺杂源极半导体层，所述p掺杂源极半导体层位于衬底上方；/np掺杂带半导体层，所述p掺杂带半导体层位于所述p掺杂源极半导体层上方；/n导电层和绝缘层的交替叠堆，所述交替叠堆位于所述p掺杂带半导体层上方；以及/n存储器叠堆结构，所述存储器叠堆结构延伸穿过所述交替叠堆并进入所述p掺杂源极半导体层的上部部分中，/n其中：/n每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜；/n每个p掺杂竖直半导体沟道的顶表面接触相应n掺杂区域的底表面；并且/n每个p掺杂竖直半导体沟道的底部部分的侧壁接触所述p掺杂带半导体层的相应侧壁。/n

【技术特征摘要】
【国外来华专利技术】20170804 US 15/669,2431.一种三维存储器器件，包括：
p掺杂源极半导体层，所述p掺杂源极半导体层位于衬底上方；
p掺杂带半导体层，所述p掺杂带半导体层位于所述p掺杂源极半导体层上方；
导电层和绝缘层的交替叠堆，所述交替叠堆位于所述p掺杂带半导体层上方；以及
存储器叠堆结构，所述存储器叠堆结构延伸穿过所述交替叠堆并进入所述p掺杂源极半导体层的上部部分中，
其中：
每个存储器叠堆结构包括p掺杂竖直半导体沟道和横向地包围所述p掺杂竖直半导体沟道的存储器膜；
每个p掺杂竖直半导体沟道的顶表面接触相应n掺杂区域的底表面；并且
每个p掺杂竖直半导体沟道的底部部分的侧壁接触所述p掺杂带半导体层的相应侧壁。


2.根据权利要求1所述的三维存储器器件，其中每个存储器膜的底端在包括所述p掺杂源极半导体层与所述p掺杂带半导体层之间的界面的水平平面上方终止。


3.根据权利要求1所述的三维存储器器件，还包括存储器材料帽盖部分，所述存储器材料帽盖部分位于所述存储器膜中的每个下面并与其竖直地间隔开，其中所述存储器材料帽盖部分嵌入在所述p掺杂源极半导体层内。


4.根据权利要求3所述的三维存储器器件，还包括：氧化硅帽盖，所述氧化硅帽盖位于所述存储器材料帽盖下面并包括水平部分和接触所述p掺杂带半导体层的相应向下突出部分的竖直外围部分。


5.根据权利要求1所述的三维存储器器件，还包括：
p掺杂蚀刻停止半导体层，所述p掺杂蚀刻停止半导体层接触所述p掺杂带半导体层的顶表面；以及
氧化硅环，所述氧化硅环接触所述存储器膜中的相应一个和所述p掺杂蚀刻停止半导体层的相应侧壁。


6.根据权利要求5所述的三维存储器器件，其中所述氧化硅环中的每个接触所述p掺杂带半导体层的位于水平平面上方的相应向上突出部分，所述水平平面包括所述p掺杂带半导体层与所述p掺杂蚀刻停止半导体层之间的界面。


7.根据权利要求6所述的三维存储器器件，还包括：
至少一个介电层和金属导电层，所述至少一个介电层和所述金属导电层位于所述衬底与所述p掺杂源极半导体层之间；
后向阶梯式介电材料部分，该后向阶梯式介电材料部分覆盖在所述交替叠堆的阶梯式表面上面；以及
接触通孔结构，所述接触通孔结构延伸穿过所述后向阶梯式介电材料部分并与所述p掺杂带半导体层电接触。


8.根据权利要求1所述的三维存储器器件，其中所述p掺杂竖直半导体沟道中的每个包括横向地突出的环，所述横向地突出的环在所述p掺杂带半导体层的级处向外突出并接触所述p掺杂带半导体层的相应横向地凹陷的侧壁。


9.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件包括单体三维NAND存储器器件；
所述导电层包括或者电连接到所述单体三维NAND存储器器件的相应字线；
所述衬底包括硅衬底；
所述单体三维NAND存储器器件包括在所述硅衬底上方的三维NAND串的阵列，所述三维NAND串中的每个包括存储器叠堆结构中的相应一个；
所述单体三维NAND串阵列的第一器件层级中的至少一个存储器单元定位在所述单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方；和
所述硅衬底包含外围器件区域，所述外围器件区域包括集成电路，所述集成电路包括用于定位在其上的所述存储器器件的驱动电路。


10.根据权利要求1所述的三维存储器器件，其中所述n掺杂区域和所述p掺杂竖直半导体沟道的每个邻接组合构成多选通p-n二极管，其中在读取步骤期间通过施加到所述导电层的偏置电压来控制读取空穴电流。


11.根据权利要求1所述的三维存储器器件，其中：
所述三维存储器器件被配置为通过从所述p掺杂带半导体层向所述p掺杂竖直半导体沟道提供读取空穴电流来进行读取；并且
所述三维存储器器件被配置为通过从所述p掺杂带半导体层...

【专利技术属性】
技术研发人员：K·萨卡基巴拉，S·史密族，N·诺里祖基，
申请(专利权)人：闪迪技术有限公司，
类型：发明
国别省市：美国;US