存储器装置中的分布式模式寄存器制造方法及图纸

本发明专利技术提供一种半导体装置，其可包含：多个存储体；多个模式寄存器，其可控制与所述多个存储体中的每一者相关联的操作模式；及一组全局布线线路，其经耦合到所述多个模式寄存器中的每一者。所述组全局布线线路可包含：第一全局布线线路，其用于将数据传输到所述多个模式寄存器中的每一者；第二全局布线线路，其用于将地址信号传输到所述多个模式寄存器中的每一者；第三全局布线线路，其用于将读取命令信号传输到所述多个模式寄存器中的每一者；及第四全局布线线路，其用于将写入命令信号传输到所述多个模式寄存器中的每一者。

Distributed mode register in memory device

【技术实现步骤摘要】
【国外来华专利技术】存储器装置中的分布式模式寄存器
本专利技术的实施例大体上涉及半导体装置领域。更具体来说，本专利技术的实施例涉及安置在存储器裸片上的模式寄存器。
技术介绍
半导体装置(例如尤其是微型计算机、存储器、门阵列)可包含模式寄存器，所述模式寄存器可设置表示半导体装置中的通道、半导体装置内的组件等的操作模式的参数。对于每一个别半导体装置，可基于半导体装置的所要功能来将模式寄存器设置为不同操作模式。为增加半导体装置的能力，可将额外模式寄存器并入到半导体装置中。本文中所描述的实施例详述其中模式寄存器可并入到半导体装置中的设计及架构。附图说明图1是说明根据本专利技术的实施例的存储器装置的某些特征的简化框图；图2说明根据本专利技术的实施例的图1的存储器装置内的分布式模式寄存器布置的简化框图；图3说明根据本专利技术的实施例的可为图1的存储器装置内的模式寄存器的部分的地址解码器的简化框图；图4说明根据本专利技术的实施例的用于将数据写入到图1的存储器装置内的模式寄存器或从所述模式寄存器读取数据的实例逻辑图；及图5说明根据本专利技术的实施例的用于将数据写入到图1的存储器装置内的模式寄存器或从所述模式寄存器读取数据的流程图。具体实施方式下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，说明书中并未描述实际实施方案的所有特征。应明白，在任何此类实际实施方案的开发过程中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现可能因实施方案而异的开发人员特定目标，例如遵守系统相关及业务相关约束。此外，应明白，此开发工作可能是复杂且耗时的，但是对于受益于本专利技术的一般技术人员来说仍将是设计、制作及制造的例行任务。模式寄存器包含在半导体装置中以定义用于各种类型的存储器组件的操作模式，例如动态随机存取存储器(DRAM)、同步DRAM等。某些半导体装置可将模式寄存器定位在半导体装置的中央位置处或命令/控制电路附近。然而，这个中央位置可远离正被编程的对应存储器组件定位，所述对应存储器组件可经定位在半导体装置的边缘处。在这种情况下，跨半导体装置(例如，裸片)的布线图案可能变得非常复杂。鉴于这种考虑，随着更多模式寄存器并入到半导体装置中，布线图案及结构变得更加难以实施。实际上，在第五代双倍数据速率同步动态随机存取存储器(DDR5)规范中，模式寄存器数目比先前版本有显著增加。例如，根据DDR4规范，DDR5规范中的模式寄存器数目已从8个18位模式寄存器增加到256个8位模式寄存器。额外模式寄存器可涉及跨半导体装置(例如，裸片)的额外布线，使得模式寄存器通信地耦合到对应存储器组件。为更好地促进半导体装置中的模式寄存器，在某些实施例中，可跨半导体装置的长度及/或宽度安置全局布线线路，使得全局布线线路可经耦合到半导体装置的模式寄存器中的每一者。全局布线线路可包含共同数据路径、共同地址路径、共同读取控制信号路径及共同写入控制信号路径。全局布线线路可经耦合到安置在半导体装置上的模式寄存器中的每一者。即，半导体装置的每一模式寄存器可经耦合到全局布线线路中的每一者。实际上，经由全局布线线路接收的信号可引起相应模式寄存器将经由共同数据路径提供的数据写入到其相应存储器组件中且基于经由共同地址路径提供的地址是否对应于相应模式寄存器来将存储在其相应存储器组件中的数据写出到共同数据路径。通过使用全局布线线路，可以分布式模式寄存器方案布置模式寄存器，使得模式寄存器可与其编程的相应存储器组件相邻。此外，分布式模式寄存器方案允许在半导体装置上存在越来越多的模式寄存器，同时减少半导体装置上的布线线路及图案数目。下文将参考图1到5论述关于分布式模式寄存器方案的额外细节。现转到附图，图1是说明存储器装置10的某些特征的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能的功能框图。根据一个实施例，存储器装置10可为双倍数据速率五型同步动态随机存取存储器(DDR5SDRAM)装置。与前几代DDRSDRAM相比，DDR5SDRAM的各种特征允许降低的功率消耗、更宽带宽及更大存储容量。存储器装置10可包含数个存储体12。举例来说，存储体12可为DDR5SDRAM存储体。存储体12可经提供在布置在双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)。如将明白，每一DIMM可包含数个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储体12。存储器装置10代表具有数个存储体12的单个存储器芯片(例如，SDRAM芯片)的部分。对于DDR5，存储体12可进一步经布置以形成存储体群组。例如，对于8千兆位(Gb)DDR5SDRAM，存储器芯片可包含布置成8个存储体群组的16个存储体12，每一存储体群组包含2个存储体。对于16GbDDR5SDRAM，存储器芯片可包含布置成8个存储体群组的32个存储体12，例如每一存储体群组包含4个存储体。取决于总体系统的应用及设计，可利用存储器装置10上的存储体12的各种其它配置、组织及尺寸。存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(未展示)(例如处理器或控制器)的数个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进传输及接收要写入到存储器装置10或从存储器装置10读取的数据。如将明白，命令接口14可包含数个电路，例如时钟输入电路18及命令地址输入电路20，例如以确保信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)。DDR的正时钟边缘是指上升的真实时钟信号Clk_t/与下降的互补时钟信号Clk_c交叉所在的点，而负时钟边缘指示下降的真实时钟信号Clk_t与互补时钟信号Clk_c的上升的过渡。通常在时钟信号的正边缘上输入命令(例如，读取命令、写入命令等)且在正时钟边缘及负时钟边缘两者上传输或接收数据。时钟输入电路18接收真实时钟信号(Clk_t/)及互补时钟信号(Clk_c)且生成内部时钟信号CLK。内部时钟信号CLK经供应到内部时钟生成器30，例如延迟锁定环(DLL)电路。内部时钟生成器30基于经接收的内部时钟信号CLK来生成相位受控内部时钟信号LCLK。相位受控内部时钟信号LCLK经供应到例如I/O接口16且用作用于确定读取数据的输出时序的时序信号。内部时钟信号CLK还可经提供到存储器装置10内的各种其它组件且可用于生成各种额外内部时钟信号。例如，内部时钟信号CLK可经提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。例如，命令解码器32可通过总线36将命令信号提供到内部时钟生成器30以协调相位受控内部时钟信号LCLK的生成。例如，相位受控内部时钟信号LCLK可用于对通过IO接口16的数据进行计时。此外，命令解本文档来自技高网...

【技术保护点】
1.一种半导体装置，其包括：/n多个存储体；/n多个模式寄存器，其经配置以控制与所述多个存储体中的每一者相关联的操作模式；及/n一组全局布线线路，其经耦合到所述多个模式寄存器中的每一者，其中所述组全局布线线路包括：/n第一全局布线线路，其经配置以将数据传输到所述多个模式寄存器中的每一者；/n第二全局布线线路，其经配置以将地址信号传输到所述多个模式寄存器中的每一者；/n第三全局布线线路，其经配置以将读取命令信号传输到所述多个模式寄存器中的每一者；及/n第四全局布线线路，其经配置以将写入命令信号传输到所述多个模式寄存器中的每一者。/n

【技术特征摘要】
【国外来华专利技术】20170830 US 15/691,2171.一种半导体装置，其包括：
多个存储体；
多个模式寄存器，其经配置以控制与所述多个存储体中的每一者相关联的操作模式；及
一组全局布线线路，其经耦合到所述多个模式寄存器中的每一者，其中所述组全局布线线路包括：
第一全局布线线路，其经配置以将数据传输到所述多个模式寄存器中的每一者；
第二全局布线线路，其经配置以将地址信号传输到所述多个模式寄存器中的每一者；
第三全局布线线路，其经配置以将读取命令信号传输到所述多个模式寄存器中的每一者；及
第四全局布线线路，其经配置以将写入命令信号传输到所述多个模式寄存器中的每一者。


2.根据权利要求1所述的半导体装置，其中所述多个模式寄存器中的每一者包括地址解码器，所述地址解码器经配置以确定所述地址信号是否对应于相应模式寄存器。


3.根据权利要求1所述的半导体装置，其包括多个驱动器电路，其中所述多个驱动器电路中的每一驱动器电路经配置以响应于接收到所述读取命令信号及对应于相应模式寄存器的所述地址信号而将存储在所述相应模式寄存器中的数据集输出到所述第一全局布线线路上。


4.根据权利要求3所述的半导体装置，其包括多个AND门，其中所述多个AND门中的每一AND门经配置以接收所述读取命令信号及指示对应于所述相应模式寄存器的所述地址信号的相应选择信号。


5.根据权利要求4所述的半导体装置，其包括多个驱动器电路，其中所述多个驱动器电路中的每一驱动器电路经配置以基于所述读取命令信号及所述相应选择信号来从所述多个AND门中的相应AND门接收启用信号，其中所述启用信号经配置以引起相应驱动器电路将存储在相应模式寄存器上的数据集输出到所述第一全局布线线路上。


6.根据权利要求1所述的半导体装置，其包括多个电路组件，其中所述多个电路组件中的每一电路组件经配置以响应于接收到所述写入命令信号及对应于相应模式寄存器的所述地址信号而将经由所述第一全局布线线路提供的数据写入到所述相应模式寄存器中。


7.根据权利要求6所述的半导体装置，其包括多个AND门，其中所述多个AND门中的每一AND门经配置以接收所述写入命令信号及指示对应于所述相应模式寄存器的所述地址信号的相应选择信号。


8.根据权利要求6所述的半导体装置，其包括多个电路组件，其中所述多个电路组件中的每一电路组件经配置以基于所述写入命令信号及所述相应选择信号来从所述多个AND门中的相应AND门接收信号，其中所述信号经配置以引起相应电路组件将经由所述第一全局布线线路提供的所述数据存储在相应模式寄存器上。


9.一种半导体装置，其包括：
多个存储体；
多个模式寄存器，其经配置以控制与所述多个存储体中的每一者相关联的操作模式；及
多条全局布线线路，其经耦合到所述多个模式寄存器中的每一模式寄存器，其中所述多条全局布线线路经配置以将数据...

【专利技术属性】
技术研发人员：T·K·马伊，G·霍韦，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US