半导体装置制造方法及图纸

实施方式提供能够降低制造成本的半导体装置。半导体装置包括第1芯片及第2芯片，第1芯片具有第1基板、第1元件层、设置于第1元件层的焊垫、贯穿第1基板及第1元件层且与焊垫连接的通孔，第2芯片具有第2基板、第2元件层、设置于第2元件层的焊垫、贯穿第2基板与第2元件层且与焊垫连接的通孔，第1芯片的通孔包含第1通孔，第1芯片的焊垫包含与第1通孔连接的第1焊垫，第2芯片的通孔包含第2通孔，第2芯片的焊垫包含与第2通孔连接的第2焊垫及第3焊垫，包含设置于第2元件层中且将第2焊垫与第3焊垫连接的第1配线，第1芯片与第2芯片将第1元件层的上表面及第2元件层的上表面重叠，第1焊垫及第3焊垫经由第1导电体而连接。

【技术实现步骤摘要】
半导体装置[相关申请]本申请享有以日本专利申请2018-132427号(申请日：2018年7月12日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体装置。
技术介绍
作为半导体装置的NAND(与非)型闪速存储器已为人所知。
技术实现思路
实施方式提供一种能够降低制造成本的半导体装置。实施方式的半导体装置包括第1芯片及第2芯片，所述第1芯片具有：第1基板；第1元件层，设置于所述第1基板的上表面；多个焊垫，以从所述第1元件层的上表面露出的方式设置；及多个通孔，以贯穿所述第1基板与所述第1元件层的方式设置，各自从所述第1基板的下表面露出，并且与所述多个焊垫中的对应的一个直接连接；所述第2芯片具有：第2基板；第2元件层，设置于所述第2基板的上表面；多个焊垫，以从所述第2元件层的上表面露出的方式设置；及多个通孔，以贯穿所述第2基板与所述第2元件层的方式设置，各自本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，包括第1芯片及第2芯片，/n所述第1芯片具有：/n第1基板；/n第1元件层，设置于所述第1基板的上表面；/n多个焊垫，以从所述第1元件层的上表面露出的方式设置；及/n多个通孔，以贯穿所述第1基板与所述第1元件层的方式设置，各自从所述第1基板的下表面露出，并且与所述多个焊垫中的对应的一个直接连接；/n所述第2芯片具有：/n第2基板；/n第2元件层，设置于所述第2基板的上表面；/n多个焊垫，以从所述第2元件层的上表面露出的方式设置；及/n多个通孔，以贯穿所述第2基板与所述第2元件层的方式设置，各自从所述第2基板的下表面露出，并且与所述多个焊垫中的对应的一个直接连接；...

【技术特征摘要】
20180712 JP 2018-1324271.一种半导体装置，其特征在于，包括第1芯片及第2芯片，
所述第1芯片具有：
第1基板；
第1元件层，设置于所述第1基板的上表面；
多个焊垫，以从所述第1元件层的上表面露出的方式设置；及
多个通孔，以贯穿所述第1基板与所述第1元件层的方式设置，各自从所述第1基板的下表面露出，并且与所述多个焊垫中的对应的一个直接连接；
所述第2芯片具有：
第2基板；
第2元件层，设置于所述第2基板的上表面；
多个焊垫，以从所述第2元件层的上表面露出的方式设置；及
多个通孔，以贯穿所述第2基板与所述第2元件层的方式设置，各自从所述第2基板的下表面露出，并且与所述多个焊垫中的对应的一个直接连接；
所述第1芯片的所述多个通孔包含第1通孔，
所述第1芯片的所述多个焊垫包含与所述第1通孔直接连接的第1焊垫，
所述第2芯片的所述多个通孔包含第2通孔，
所述第2芯片的所述多个焊垫包含与所述第2通孔直接连接的第2焊垫及第3焊垫，
包含设置于所述第2元件层中且将所述第2焊垫与所述第3焊垫连接的第1配线，
所述第1芯片与所述第2芯片以所述第1元件层的所述上表面及所述第2元件层的所述上表面相向的方式重叠，
所述第1焊垫及所述第3焊垫经由第1导电体而连接。


2.根据权利要求1所述的半导体装置，其特征在于，
还包括设置于所述第1焊垫及所述第2焊垫之间的绝缘体。


3.根据权利要求1或2所述的半导体装置，其特征在于，
还包括设置于所述第1配线上的第1逻辑元件。


4.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1芯片的所述多个通孔包含第3通孔，
所述第1芯片的所述多个焊垫包含与所述第3通孔直接连接的第4焊垫，
所述第2芯片的所述多个通孔包含第4通孔，
所述第2芯片的所述多个焊垫包含与所述第4通孔直接连接的第5焊垫，
所述第4焊垫及所述第5焊垫经由第2导电体而连接。


5.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1芯片的所述多个通孔包含第5通孔，
所述第1芯片的所述多个焊垫包含与所述第5通孔直接连接的第6焊垫，
所述第1芯片的所述多个通孔包含第6通孔，
所述第1芯片的所述多个焊垫包含与所述第6通孔直接连接的第7焊垫，
所述第2芯片的所述多个通孔包含第7通孔，
所述第2芯片的所述多个焊垫包含与所述第7通孔直接连接的第8焊垫，
所述第2芯片的所述多个通孔包含第8通孔，
所述第2芯片的所述多个焊垫包含与所述第8通孔直接连接的第9焊垫，
所述第6焊垫及所述第9焊垫经由第3导电体而连接，
所述第7焊垫及所述第8焊垫经由第4导电体而连接，
所述第6焊垫及所述第8焊垫之间设置着绝缘体，
所述第7焊垫及所述第9焊垫之间设置着绝缘体，
所述第5通孔及所述第8通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第6通孔及所述第7通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置。


6.根据权利要求5所述的半导体装置，其特征在于，
所述第5通孔及所述第7通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第6通孔及所述第8通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置。


7.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1芯片的所述多个通孔包含第9通孔，
所述第1芯片的所述多个焊垫包含与所述第9通孔直接连接的第10焊垫，
所述第1芯片的所述多个通孔包含第10通孔，
所述第1芯片的所述多个焊垫包含与所述第10通孔直接连接的第11焊垫，
所述第2芯片的所述多个通孔包含第11通孔，
所述第2芯片的所述多个焊垫包含与所述第11通孔直接连接的第12焊垫，
所述第2芯片的所述多个通孔包含第12通孔，
所述第2芯片的所述多个焊垫包含与所述第12通孔直接连接的第13焊垫，
所述第2芯片的所述多个焊垫包含第14焊垫，
包含设置于述第2元件层中且将所述第13焊垫与所述第14焊垫连接的第2配线，
所述第10焊垫及所述第14焊垫经由第5导电体而连接，
所述第11焊垫及所述第12焊垫经由第6导电体而连接，
所述第10焊垫及所述第12焊垫之间设置着绝缘体，
所述第11焊垫及所述第13焊垫之间设置着绝缘体，
所述第9通孔及...

【专利技术属性】
技术研发人员：小柳胜，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP