具有支持广电压供应范围的并联电压阈值架构的电路制造技术

本发明专利技术涉及一种输出缓冲器(100)，其耦合成接收可跨越广电压供应范围的输入电压。所述输出缓冲器(100)包含第一金属氧化物硅MOS晶体管(M

Circuit with parallel voltage threshold architecture supporting wide voltage supply range

【技术实现步骤摘要】
【国外来华专利技术】具有支持广电压供应范围的并联电压阈值架构的电路
本专利技术大体上涉及一种支持广电压供应范围的电路，且更确切地说，涉及一种具有支持广电压供应范围的并联阈值电压(VT)架构的电路。
技术介绍
随着用于先进微控制器的供应电压持续降低，存在对低压电路(如转换器产品)的需要，所述低压电路将允许这些装置与旧式系统可靠地介接。这些低压转换器又必须能够支持用于最大应用灵活性的广电压范围。现有产品支持0.8V到3.6V的电压范围。然而，将来计划甚至更低的操作电压。
技术实现思路
所描述的实施例提供并联VT架构，其中低VT晶体管与标准VT晶体管并联耦合。在一个实施例中，低VT晶体管大小设定成处理低于一伏的电压，而标准VT晶体管大小设定成处理大于一伏的电压。实例实施例可提供电路架构中的另一自由度，且允许设计器取决于跨广操作电压范围的产品需求来单独地选择低VT晶体管和标准VT晶体管两者中的P型和N型晶体管的长度和宽度。在一个方面中，电路的实施例耦合成接收可跨越广低压供应范围的输入电压。电路包含第一金属氧化物硅(firstmetaloxidesilicon；MOS)晶体管，其具有第一导电类型和第一阈值电压；以及第二MOS晶体管，其具有第一导电类型和低于第一阈值电压的第二阈值电压，第一MOS晶体管在第一轨与第一信号线之间与第二MOS晶体管并联耦合，第一MOS晶体管和第二MOS晶体管各自接收相应栅极上的第一信号。在另一方面中，电压转换器的实施例耦合成将在第一电压域中接收到的输入信号转换成提供于第二电压域中的输出信号，其中第一电压域和第二电压域中的每一个可跨越广低压供应范围。电压转换器包含输入缓冲器，其耦合成接收输入信号且提供第一控制信号和第二控制信号，输入缓冲器在第一电压域中操作；电平移位器，其耦合成接收第一控制信号和第二控制信号且提供输出控制信号；栅极控制电路，其耦合成接收第一控制信号和第二控制信号以及输出控制信号且提供第一栅极控制信号和第二栅极控制信号；以及输出缓冲器，其耦合成接收第一栅极控制信号和第二栅极控制信号且提供输出信号，其中电平移位器、栅极控制电路和输出缓冲器各自在第二电压域中操作，输出缓冲器包括：第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管具有第一阈值电压，所述第二PMOS晶体管具有低于第一阈值电压的第二阈值电压，第一PMOS晶体管在与第二电压域相关联的第一上部轨与输出信号之间与第二PMOS晶体管并联耦合，第一PMOS晶体管和第二PMOS晶体管各自接收相应栅极上的第一栅极控制信号；以及第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管具有第一阈值电压，所述第二NMOS晶体管具有第二阈值电压，第一NMOS晶体管在下部轨与输出信号之间与第二NMOS晶体管并联耦合，第一NMOS晶体管和第二NMOS晶体管各自接收相应栅极上的第二栅极控制信号。附图说明图1描绘根据一实施例的输出缓冲器的实例。图2描绘根据一实施例的输入缓冲器的实施方案。图3描绘根据一实施例的栅极控制电路的实施方案。图3A描绘根据一实施例的栅极控制电路的实施方案。图4描绘根据一实施例的电平移位器的实施方案。图5A说明根据一实施例的所添加辅助晶体管对输出控制信号S3T和S2T的作用。图5B说明根据一实施例的随着所添加辅助晶体管的作用中的一个增大的幅值VOUT。图6描绘根据一实施例的电压转换器的示意图。图7描绘常规电压转换器的示意图。图8A描绘当图7的电压转换器与标准VT晶体管一起操作且0.8V下操作的输入信号将转换成3.6V下操作的输出信号时的一组信号。图8B描绘当图7的电压转换器与低VT晶体管一起操作且0.6V下操作的输入信号将转换成3.6V下操作的输出信号时的一组信号。图9描绘可用以处理广电压供应范围的输出缓冲器。图10描绘常规NAND/NOR预驱动器的实施例。具体实施方式在图式中，相似参考指示类似元件。在本说明书中，术语“耦合(couple/couples)”意谓间接或直接电耦合，除非被限定为呈可包含无线耦合的“可通信地耦合”。因此，如果第一装置耦合到第二装置，那么所述耦合可能通过直接电耦合，或通过经由其它装置和耦合件的间接电耦合。所描述的实施例从扩展现有电压转换器的较低电压范围，同时维持对当前装置的现有电压范围的支持的需要演进而来。图7是常规电压转换器700的图式。电压转换器700接收可在第一电压域中操作的信号VIN，且将信号VIN转换成可在第二电压域中操作的输出信号VOUT。出于这一描述的目的，第一电压域具有标示为VCCA的上部轨，且第二电压域具有标示为VCCB的上部轨。在图式中，用于第一电压域和第二电压域两者的下部轨示出为接地；并不要求下部轨中的每一个等于接地。电压转换器700含有四个主要元件：输入缓冲器702、电平移位器704、预驱动器706(其在图式中示出为NAND-NOR预驱动器)和输出缓冲器708。输入缓冲器702在使用上部轨VCCA的第一电压域内操作。电平移位器704在使用VCCB的第二电压域中操作，但接收在第一电压域中产生的控制信号VIN1、VIN2。预驱动器电路706和输出缓冲器708各自在第二电压域中操作。电压转换器700支持1.1到3.6V的电压范围，且允许各上部轨VCCA、VCCB采用在这一范围内的任何容许值。在至少一个实施例中，电压转换器700是双向的，即在所示出的电路将信号从使用VCCA的电压域转换到使用VCCB的电压域时，这一电路的第二复本操作以将信号从使用VCCB的电压域转换到使用VCCA的电压域。电路上的一或多个引脚允许选择操作的所需方向。因为这一双向性，输出端口均必须能够放到高阻抗模式中。为了支持较低电压，目前使用中的和将来计划的那些电路均变为支持0.65到3.6V的所需电压范围所必需的电压转换器700的电路。本文中与对各模块作出的修改结合来详细地描述模块702到708的个别元件。并联VT架构：由支持广电压范围引起的主要问题是发现允许最佳电路设计架构的互补金属氧化物硅(complementarymetaloxidesilicon；CMOS)装置。举例来说，使用标准VT晶体管来实施根据图7的实施例的芯片，所述标准VT晶体管具有等于约700mV的阈值电压且在介于1.1V到3.6V范围内的电压下操作。图8A中示出对在0.8V下操作的这种晶片的测试，所述图描绘信号VIN、VOUT、VINT2、VINT3、VIN1和VIN2。输入缓冲器从0V切换到0.8V，但电平移位器中产生的信号VINT2、VINT3并未恰当地切换。电平移位器中的这种切换缺失是由于标准VT晶体管的VT极接近于上部电压轨使得晶体管并不具有恰当地接通的余量的事实。因此，输出信号VOUT并不拉高或拉低。随后贯穿电路使用具有约300mV阈值电压的低VT晶体管来模拟图7的电路。图8B同样描绘信号VIN、VOUT、VINT2、VINT3、VIN2和VIN2。在这一模拟中，VOUT本文档来自技高网...

【技术保护点】
1.一种电路，其耦合成接收能够跨越广低压供应范围的输入电压，所述电路包括：/n第一金属氧化物硅MOS晶体管，其具有第一导电类型和第一阈值电压；以及/n第二MOS晶体管，其具有所述第一导电类型和低于所述第一阈值电压的第二阈值电压，所述第一MOS晶体管在第一轨与第一信号线之间与所述第二MOS晶体管并联耦合，所述第一MOS晶体管和所述第二MOS晶体管各自接收相应栅极上的第一信号。/n

【技术特征摘要】
【国外来华专利技术】20170628 US 15/635,8441.一种电路，其耦合成接收能够跨越广低压供应范围的输入电压，所述电路包括：
第一金属氧化物硅MOS晶体管，其具有第一导电类型和第一阈值电压；以及
第二MOS晶体管，其具有所述第一导电类型和低于所述第一阈值电压的第二阈值电压，所述第一MOS晶体管在第一轨与第一信号线之间与所述第二MOS晶体管并联耦合，所述第一MOS晶体管和所述第二MOS晶体管各自接收相应栅极上的第一信号。


2.根据权利要求1所述的电路，其进一步包括：
第三MOS晶体管，其具有第二导电类型和所述第一阈值电压；以及
第四MOS晶体管，其具有所述第二导电类型和所述第二阈值电压，所述第三MOS晶体管和所述第四MOS晶体管在第二信号线与第二轨之间并联耦合，所述第二轨具有不同于所述第一轨的电压，所述第三MOS晶体管和所述第四MOS晶体管各自接收相应栅极上的第二信号。


3.根据权利要求2所述的电路，其中所述第一MOS晶体管、所述第二MOS晶体管、所述第三MOS晶体管和所述第四MOS晶体管形成输入缓冲器中的反相器，且所述第一信号线和所述第二信号线是单一信号线。


4.根据权利要求3所述的电路，其中所述第一导电类型是P型，且所述第二导电类型是N型。


5.根据权利要求2所述的电路，其中所述第一MOS晶体管、所述第二MOS晶体管、所述第三MOS晶体管和所述第四MOS晶体管形成输出缓冲器，且所述第一信号线和所述第二信号线是单一输出信号。


6.根据权利要求5所述的电路，其中所述第一导电类型是P型，且所述第二导电类型是N型。


7.根据权利要求5所述的电路，其进一步包括耦合在所述第一MOS晶体管、所述第二MOS晶体管、所述第三MOS晶体管和所述第四MOS晶体管中的每一个与相应信号线之间的相应电阻器。


8.根据权利要求2所述的电路，其中所述第一MOS晶体管和所述第二MOS晶体管是在栅极控制电路中耦合作为上拉辅助晶体管的NMOS晶体管，且所述第一信号线是用于P型MOS晶体管的控制线。


9.根据权利要求8所述的电路，其中所述第三MOS晶体管和所述第四MOS晶体管是在所述栅极控制电路中耦合作为下拉辅助晶体管的NMOS晶体管，且所述第二信号线是用于N型MOS晶体管的控制线。


10.根据权利要求9所述的电路，其进一步包括：
第五MOS晶体管，其在所述第一信号线与所述第二信号线之间并联耦合，所述第五MOS晶体管具有所述第一导电类型和所述第二阈值电压，且具有耦合成接收第一启用信号的栅极；
第六MOS晶体管，其在所述第一信号线与所述第二信号线之间并联耦合，所述第六MOS晶体管具有所述第二导电类型和所述第二阈值电压，且具有耦合成接收第二启用信号的栅极；
第七MOS晶体管，其在所述第一信号线与所述第二信号线之间并联耦合，所述第七MOS晶体管具有所述第一导电类型和所述第一阈值电压，且具有耦合成接收所述第一启用信号的栅极；以及
第八MOS晶体管，其在所述第一信号线与所述第二信号线之间并联耦合，所述第八MOS晶体管具有所述第二导电类型和所述第一阈值电压，且具有耦合成接收所述第二启用信号的栅极。


11.根据权利要求2所述的电路，其中所述第一MOS晶体管和所述第二MOS晶体管是在电平移位器中耦合作为上拉辅助晶体管的NMOS晶体管，且所述第一信号线是用于P型MOS...

【专利技术属性】
技术研发人员：C·M·格雷夫斯，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US