放电用半导体集成电路以及电源系统技术方案

本发明专利技术提供一种放电用半导体集成电路以及电源系统，其能够通过一个控制信号控制多个电源或供给电压的切断时序，且能够容易地变更放电时间。在具备多个放电用元件、分别连接了这些多个放电用元件的一方的端子的多个外部端子、能够从外部输入表示内部电路动作的有效/无效的信号的控制用外部端子的放电用半导体集成电路中，构成为在多个放电用元件的控制端子输入从控制用外部端子输入的信号或以该信号为输入的逻辑电路的输出信号，根据多个放电用元件被设为导通状态，从对应的外部端子吸取电荷。

Semiconductor integrated circuit and power supply system for discharge

【技术实现步骤摘要】
放电用半导体集成电路以及电源系统
本专利技术涉及内置有放电用的元件的放电用半导体集成电路，进一步涉及能够形成多个放电路径并且能够调整放电时间的放电用半导体集成电路以及电源系统。
技术介绍
在需要多个电源的CPU(微处理器)、SoC(片上系统)、系统LSI等的设备中，有时规定了开/关的时序(顺序)。例如，在使用I/O用和内核用的2个电源(调节器)的CPU的情况下，2个电源的电位一般而言设为I/O用电源＞内核用电源的关系。这样的设备、系统中，如果I/O用电源和内核用电源的电位关系反转，则有时成为内核的CPU内部的寄生元件导通而导致损坏。因此，在使用多个电源的设备中，需要对开/关时的时序加以制约。以往，如上述的设备、系统中，在控制关闭时的时序的情况下，通过分立部件(反相器、FET、电阻等)例如构成图4B所示的放电电路，在电源的供给停止(调节器的关闭)时，首先使内核用电源放电，之后使I/O用电源放电。另外，作为与具备放电电路的基准电压源电路有关的专利技术，例如有专利文献1公开的专利技术。该专利技术中，通过控制信号ENABLE(使能)使放电用的FET导通，由此，使残留在基准电压源的输出电容器的电荷放电而使输出电压迅速地下降。在通过分立部件构成放电电路的情况下，存在如图4B所示，需要2个控制信号(使能1,2)，且在想使多个电源输出的每一个的放电时间不同的情况下，需要准备多个FET的课题。另外，在专利文献1公开的专利技术中，放电时间的变更不容易，并且有放电用的晶体管和输出电压控制用的晶体管的双方同时成为导通状态的可能性，由此，存在可能从电源端子向接地点流动直通电流的课题。专利文献1：美国专利第6414537号公报
技术实现思路
本专利技术着眼于上述的课题而完成，其目的在于，提供能够通过一个控制信号控制多个电源或供给电压的切断时序，且能够容易地变更放电时间的放电用半导体集成电路以及电源系统。另外，本专利技术的其他的目的在于，提供能够防止从电源的电流供给路径和基于放电元件的放电路径同时成为激活状态而流动直通电流的放电用半导体集成电路。为了实现上述目的，本专利技术是一种放电用半导体集成电路，具备多个放电用元件、分别连接了上述多个放电用元件的一方的端子的多个外部端子、以及能够从外部输入表示内部电路动作的有效/无效的信号的控制用外部端子，构成为在上述多个放电用元件的控制端子输入从上述控制用外部端子输入的信号或以该信号为输入的逻辑电路的输出信号，根据上述多个放电用元件被设为导通状态，从对应的上述外部端子吸取电荷。根据上述手段，在芯片外部将上述多个放电用元件单独使用或者以并联方式连接，从而能够设定吸取电流的大小，由此能够通过一个控制信号控制多个电源或供给电压的切断时序，并且能够容易地变更放电时间。这里，优选构成为上述多个放电用元件的另一方的端子与共用的接地用外部端子连接。由此，能够减少设置于芯片的外部端子的数量。或者，构成为具备分别与上述多个放电用元件的另一方的端子连接的多个外部端子。由此，在芯片外部将上述多个放电用元件单独使用或者以串联方式连接，从而能够设定吸取电流的大小，由此能够通过一个控制信号控制多个电源或供给电压的切断时序，并且能够容易地变更放电时间。另外，优选构成为与上述多个放电用元件的控制端子的每一个对应地设置上述控制用外部端子。由此，通过使从外部输入到多个控制用端子的信号的定时不同，能够错开放电定时，由此能够控制多个电源或供给电压的切断时序，且能够容易地变更放电时间。并且，优选构成为具备将从上述控制用外部端子输入的信号延迟的延迟电路和以被该延迟电路延迟的信号作为输入信号的施密特触发电路。由此，在应用于具备连接在外部的电源电压端子和放电用半导体集成电路的输出端子之间的开关元件的系统的情况下，能够避免通过同一个控制信号而上述开关元件和芯片内部的放电用元件同时成为导通状态而流动直通电流。另外，在延迟电路的后级设置施密特触发电路，所以能够防止因进入延迟电路的噪声等而放电用元件的动作变得不稳定。本申请的其他的专利技术的电源系统具备上述的放电用半导体集成电路和多个电源设备，上述多个电源设备中的某一个电源设备的输出端子与上述放电用半导体集成电路的上述多个外部端子中的某一个外部端子连接，上述多个电源设备中的其他电源设备的输出端子与上述放电用半导体集成电路的上述多个外部端子中的除了上述某一个外部端子的2个以上的外部端子连接。所述结构的电源系统能够使输出端子与2个以上外部端子连接的电源设备的输出端子的电荷比输出端子与1个外部端子连接的电源设备的输出端子的电荷先放电，所以能够控制切断时序，且通过改变连接电源设备的输出端子的放电用半导体集成电路的外部端子的数量，能够容易地变更放电时间。根据本专利技术的放电用半导体集成电路，能够通过一个控制信号控制多个电源或供给电压的切断时序，且能够容易地变更放电时间。另外，有能够防止从电源的电流供给路径和基于放电元件的放电路径同时成为激活状态而流过直通电流的效果。附图说明图1是表示应用了本专利技术的放电用半导体集成电路的一实施方式的电路结构图。图2A是表示使用了图1的放电用半导体集成电路的系统的结构例的电路结构图，图2B是表示使用了图1的放电用半导体集成电路的其他系统的结构例的电路结构图。图3A、图3B是表示图2A以及图2B中的电源电路的具体例的电路结构图。图4A是表示使用了图1的放电用半导体集成电路的电源系统的结构例的电路结构图，图4B是表示使用分立部件构成放电电路的以往的电源系统的结构例的电路结构图。图5是表示使用了针对放电元件的尺寸设置差异(M1＜M2＜M3)的第1变形例放电用半导体集成电路的电源系统的结构例的电路结构图。图6是表示图1所示的实施方式的放电用半导体集成电路的第2变形例以及使用该放电用半导体集成电路的电压供给系统的结构例的电路结构图。图7是表示应用本专利技术的放电用半导体集成电路的第2实施方式的电路结构图。图8A是表示应用本专利技术的放电用半导体集成电路的第3实施方式的电路结构图，图8B是表示其使用例的电路结构图。附图标记的说明10…放电用半导体集成电路(放电用IC)，11…反相器(整流电路)，12…延迟电路，13…施密特触发电路，20…电源(调节器)，30…对象系统，M1、M2、M3…放电用的MOS晶体管，MT1…开关MOS晶体管。具体实施方式以下，基于附图对本专利技术的优选的实施方式进行说明。图1表示本专利技术的放电用半导体集成电路的一实施方式。此外，构成图1中被点划线A围起的电路的元件形成于一个半导体芯片上，构成为半导体集成电路(IC)。本实施方式的放电用半导体集成电路(以下，称为放电用IC)10具备从外部被施加电源电压的电源端子VDD、被施加接地电位的接地端子GND、被输入表示芯片动作(内部电路的动作)的有效/无效的使能信号“使能(Enable)”的芯片使能端子CE本文档来自技高网...

【技术保护点】
1.一种放电用半导体集成电路，具备多个放电用元件、分别连接了上述多个放电用元件的一方的端子的多个外部端子、以及能够从外部输入表示内部电路动作的有效/无效的信号的控制用外部端子，其特征在于，/n构成为，在上述多个放电用元件的控制端子输入从上述控制用外部端子输入的信号或以该信号为输入的逻辑电路的输出信号，根据上述多个放电用元件被设为导通状态，从对应的上述外部端子吸取电荷。/n

【技术特征摘要】
20180626 JP 2018-1207081.一种放电用半导体集成电路，具备多个放电用元件、分别连接了上述多个放电用元件的一方的端子的多个外部端子、以及能够从外部输入表示内部电路动作的有效/无效的信号的控制用外部端子，其特征在于，
构成为，在上述多个放电用元件的控制端子输入从上述控制用外部端子输入的信号或以该信号为输入的逻辑电路的输出信号，根据上述多个放电用元件被设为导通状态，从对应的上述外部端子吸取电荷。


2.根据权利要求1所述的放电用半导体集成电路，其特征在于，
上述多个放电用元件的另一方的端子与共用的接地用外部端子连接。


3.根据权利要求1所述的放电用半导体集成电路，其特征在于，
上述放电用半导体集成电路具备分别连接有上述多个放电用元件的另一方的端子的多个外部端子...

【专利技术属性】
技术研发人员：寺田忠平，高野阳一，
申请(专利权)人：三美电机株式会社，
类型：发明
国别省市：日本;JP