一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器制造技术

本发明专利技术涉及一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器，包括：三个分别由6对PN晶体管构建的存储模块，即第一存储模块DICE1、第二存储模块DICE2和第三存储模块DICE3；三个反相器，即第一反相器Inv1、第二反相器Inv2和第三反相器Inv3；一个施密特触发器，即ST；六个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6。本发明专利技术不仅使用了互相反馈的六对PN晶体管构建三个用于存储数据的同构的存储模块，还使用了施密特触发器对脉冲错误进行修正，不但实现了对任意双节点翻转的完全容忍，而且实现了对任意三节点翻转的完全容忍，同时具有SET脉冲过滤的功能。

A latch which can tolerate any three nodes turning over and filter the transient pulse

【技术实现步骤摘要】
一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器
本专利技术涉及集成电路抗软错误的加固容错设计
，尤其是容忍任意三节点翻转并过滤瞬态脉冲的锁存器。
技术介绍
随着纳米技术的快速发展，现代集成电路越来越容易受到软错误引起的可靠性问题的影响。软错误主要是由中子、质子、重离子、α粒子、电子等的撞击而引起的瞬态错误。在纳米级互补金属氧化物半导体(CMOS)技术中，一个撞击的粒子可以非法地改变存储单元中单个节点的逻辑状态，从而导致单粒子翻转(SEU)，即单节点翻转(SNU)。这也可能导致在组合电路中逻辑门的输出端产生瞬态脉冲，即单粒子瞬态(SET)脉冲。如果一个SET脉冲通过逻辑门传输并到达下游存储单元，则可能会被该单元捕获，从而产生非法保留的值。然而，在先进的高度集成的纳米规模CMOS技术中，由于电荷共享，高能量辐射粒子可以同时改变两个甚至三个相邻节点的逻辑状态，从而导致双节点翻转(DNU)，甚至三节点翻转(TNU)。显然，仅针对SNU和/或SET的抗辐射加固已不足以满足航空航天应用的高可靠性需求。因此，需要设计不仅具有SNU、DNU和TNU容忍性，本文档来自技高网...

【技术保护点】
1.一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：包括：/n三个分别由6对PN晶体管构建的存储模块，即第一存储模块DICE1、第二存储模块DICE2和第三存储模块DICE3；/n三个反相器，即第一反相器Inv1、第二反相器Inv2和第三反相器Inv3；/n一个施密特触发器，即ST；/n六个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6；/n所述第一存储模块DICE1设有信号输入输出共用端N1、信号输入端N2以及第一内部节点N1b、第二内部节点N2b；所述第二存储模块DICE2设有信号输入输出共用端N3、信号输入端...

【技术特征摘要】
1.一种容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：包括：
三个分别由6对PN晶体管构建的存储模块，即第一存储模块DICE1、第二存储模块DICE2和第三存储模块DICE3；
三个反相器，即第一反相器Inv1、第二反相器Inv2和第三反相器Inv3；
一个施密特触发器，即ST；
六个传输门，即第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5和第六传输门TG6；
所述第一存储模块DICE1设有信号输入输出共用端N1、信号输入端N2以及第一内部节点N1b、第二内部节点N2b；所述第二存储模块DICE2设有信号输入输出共用端N3、信号输入端N4以及第一内部节点N3b、第二内部节点N4b；所述第三存储模块DICE3设有信号输入输出共用端N5、信号输入端N6以及第一内部节点N5b、第二内部节点N6b。


2.根据权利要求1所述的容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：所述第一传输门TG1、第二传输门TG2、第三传输门TG3、第四传输门TG4、第五传输门TG5、第六传输门TG6的信号输入端均作为锁存器的数据输入端D；
所述第一传输门TG1的信号输出端与第一存储模块DICE1的信号输入输出共用端N1相连接；所述第二传输门TG2的信号输出端与第一存储模块DICE1的信号输入端N2相连接；所述第三传输门TG3的信号输出端与第二存储模块DICE2的信号输入输出共用端N3相连接；所述第四传输门TG4的信号输出端与第二存储模块DICE2的信号输入端N4相连接；所述第五传输门TG5的信号输出端与第三存储模块DICE3的信号输入输出共用端N5相连接；所述第六传输门TG6的信号输出端与第三存储模块DICE3的信号输入端N6相连接。


3.根据权利要求1所述的容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：所述第一反相器Inv1的信号输入端与第一存储模块DICE1的信号输入输出共用端N1相连接；所述第二反相器Inv2的信号输入端与第二存储模块DICE2的信号输入输出共用端N3相连接；所述第三反相器Inv3的信号输入端与第三存储模块DICE3的信号输入输出共用端N5相连接；
所述第一反相器Inv1、第二反相器Inv2、第三反相器Inv3的信号输出端相交于一点Qb；施密特触发器ST的信号输入端与Qb相连接，施密特触发器ST的信号输出端作为锁存器的最终数据输出端Q。


4.根据权利要求1所述的容忍任意三节点翻转并过滤瞬态脉冲的锁存器，其特征在于：所述第一存储模块DICE1包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5和第六NMOS管MN6；其中：
第一PMOS管MP1的漏极、第一NMOS管MN1的漏极、第二PMOS管MP2的栅极以及第四NMOS管MN4的栅极相连接，且连接点作为所述第一存储模块D...

【专利技术属性】
技术研发人员：闫爱斌，唐锡铭，周航，李向前，周晗，赵小虎，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽;34