静电放电保护电路制造技术

本发明专利技术公开一种静电放电保护电路，其包括内部电路、接垫、第一高压晶体管、静电保护组件及控制电路。第一高压晶体管的第一端耦接接垫，其第二端耦接内部电路，且包括控制端。静电保护组件，一端耦接第一高压晶体管的第一端，另一端接地。控制电路耦接第一高压晶体管的控制端及接地端之间，控制电路经配置以在接垫接收到一静电电压时，控制第一高压晶体管关断。本发明专利技术的静电放电保护电路通过控制电路及高压晶体管的配置来减少电路设计布局面积。

ESD protection circuit

The invention discloses an electrostatic discharge protection circuit, which comprises an internal circuit, a ground pad, a first high voltage transistor, an electrostatic protection component and a control circuit. The second end of the first high-voltage transistor is coupled with an internal circuit and includes a control end. One end of the electrostatic protection component is coupled with the first end of the first high voltage transistor, and the other end is grounded. The control circuit is coupled between the control terminal and the ground terminal of the first high-voltage transistor, and is configured to control the first high-voltage transistor to turn off when the grounding pad receives an electrostatic voltage. The electrostatic discharge protection circuit reduces the circuit design layout area through the configuration of the control circuit and the high-voltage transistor.

【技术实现步骤摘要】
静电放电保护电路
本专利技术涉及一种静电放电保护电路，特别是涉及一种通过控制电路及高压晶体管的配置来减少电路设计布局面积的静电放电保护电路。
技术介绍
静电放电为自非导电表面的静电移动的现象，其会造成集成电路中的半导体与其它电路组成的损害。例如在地毯上行走的人体，于相对湿度较高的情况下可检测出约带有几百至几千伏的静态电压，而在相对湿度较低的情况下可检测出约带有一万伏以上的静态电压。在封装集成电路的机器或测试集成电路的仪器，亦可能产生约几百至几千伏的静态电压。当上述的带电体(人体、机器或仪器)接触到芯片时，将会向芯片放电，此静电放电的瞬间功率有可能造成芯片中的集成电路损坏或失效。为防止集成电路因静电放电现象而损坏，一般会在其中加入静电放电保护组件。一般与接垫耦接的内部电路常会设置有第一导电型的接合区域，例如，高电压N型阱区(high-voltageN-well,HVNW)，而与其他内部组件形成N型-P型-N型-P型的架构，而此N型-P型-N型-P型架构的崩溃电压极有可能低于静电放电保护组件的逆向导通电压。因此，在一般电路设计中，内部电路需要使用符合静电防护规则的方式来布局，如此一来，与接垫耦接的装置需与其他装置间隔一段距离，例如60μm，来使N型-P型-N型-P型架构的崩溃电压比静电放电保护组件的逆向导通电压高。然而，在依循静电防护规则的前提下，会导致在电路设计布局时需要较大的面积，并且导致设计布局的时间成本增加，更甚至对于一些固定的电路模块必需再重新设计布局。故，如何通过静电电路架构的改良，来减少内部电路在电路设计布局时所需的面积，来克服上述的缺陷，已成为所述项事业所欲解决的重要课题之一。
技术实现思路
本专利技术所要解决的技术问题在于，针对现有技术的不足提供一种静电放电保护电路，来减少内部电路在电路设计布局时所需的面积，同时能达成静电防护的效果。为了解决上述的技术问题，本专利技术所采用的其中一技术方案是，提供一种静电放电保护电路，所述静电放电保护电路包括内部电路、接垫、第一高压晶体管、静电保护组件及控制电路。所述第一高压晶体管的第一端耦接所述接垫，所述第一高压晶体管的第二端耦接所述内部电路，且所述第一高压晶体管包括一控制端。所述静电保护组件的一端耦接所述第一高压晶体管的所述第一端，所述静电保护组件的另一端接地。控制电路耦接所述第一高压晶体管的所述控制端与一接地端之间，所述控制电路经配置以在所述接垫接收到一静电电压时，控制所述第一高压晶体管关断。优选地，所述第一高压晶体管为一耗尽型N型金属氧化物半导体场效应(MOS)晶体管，所述第一高压晶体管的漏极耦接所述接垫，所述第一高压晶体管的源极耦接所述内部电路，其中所述控制电路还包括一第一电阻以及一第二高压晶体管。所述第一电阻的一第一端连接于所述接垫及所述开关晶体管的漏极。所述第二高压晶体管的漏极连接于所述电阻的一第二端及所述第一高压晶体管的所述控制端，所述第二高压晶体管的源极与栅极接地。优选地，所述第一高压晶体管的崩溃电压在约12V至100V的范围内。优选地，所述第二高压晶体管为一N型横向扩散金属氧化物半导体(LDMOS)晶体管。优选地，所述第二高压晶体管的崩溃电压大于40V。优选地，所述第一电阻的电阻值为约100kΩ。优选地，所述静电保护组件包括一ESD静电二极管，所述ESD静电二极管的正极接地，所述二极管的负极耦接所述接垫。优选地，所述第一高压晶体管为一P型金属氧化物半导体场效应晶体管(MOSFET)，所述第一高压晶体管的源极耦接所述接垫，所述第一高压晶体管的漏极耦接所述内部电路，其中所述控制电路还包括一电容、一齐纳二极管以及一第二电阻。所述电容的一端耦接所述接垫，所述电容的另一端耦接所述第一高压晶体管的栅极。所述齐纳二极管的正极耦接所述第一高压晶体管的栅极，所述齐纳二极管的负极耦接所述接垫。所述第二电阻的一端耦接所述电容、所述齐纳二极管及所述第一高压晶体管的所述控制端，所述第二电阻的另一端接地。优选地，所述第一高压晶体管的崩溃电压为在约12V至100V的范围内。优选地，所述齐纳二极管的逆向崩溃电压为5V。本专利技术的其中一有益效果在于，本专利技术所提供的静电放电保护电路，其能通过“控制电路”以及“高压晶体管”的技术方案，来减少电路设计布局面积，同时在静电放电(electrostaticdischarge，ESD)事件发生时，能够限制内部电路所接受到的电压低于其崩溃电压。另一方面，在正常操作模式下，“高压晶体管”经配置而操作在线性区，因此导通电阻相对较小，而不至于影响到正常操作。为使能更进一步了解本专利技术的特征及
技术实现思路
，请参阅以下有关本专利技术的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本专利技术加以限制。附图说明图1为本专利技术第一实施例的静电放电保护电路的电路布局图。图2为本专利技术第二实施例的静电放电保护电路的电路布局图。图3为本专利技术第三实施例的静电放电保护电路的电路布局图。图4为本专利技术的静电放电保护电路的电压电流曲线图。具体实施方式以下是通过特定的具体实施例来说明本专利技术所公开有关“静电放电保护电路”的实施方式，本领域技术人员可由本说明书所公开的内容了解本专利技术的优点与效果。本专利技术可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本专利技术的构思下进行各种修改与变更。另外，本专利技术的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本专利技术的相关
技术实现思路
，但所公开的内容并非用以限制本专利技术的保护范围。应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种组件或者信号，但这些组件或者信号不应受这些术语的限制。这些术语主要是用以区分一组件与另一组件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。第一实施例请参阅图1所示，图1为本专利技术第一实施例的静电放电保护电路的电路布局图。由上述图中可知，本专利技术第一实施例提供一种静电放电保护电路1，其包括接垫102、内部电路104、控制电路106、静电保护组件108及第一高压晶体管T1。详细而言，接垫102可接收来自高压电压源的电源电压VCC，而第一高压晶体管T1的第一端耦接接垫102，其第二端耦接内部电路104，且具有一控制端，此控制端用于依据供应至其的电压而使第一高压晶体管T1在导通状态与关断状态之间切换。静电保护组件108，一端耦接第一高压晶体管T1的第一端，另一端接地。控制电路106耦接第一高压晶体管T1的控制端与一接地端之间，控制电路106经配置以在接地端接收到一静电电压时，控制第一高压晶体管T1关断。在本实施例中，为避免因为静电放电现象损毁内部电路104中的组件，静电保护组件108可直接耦接至接垫102。举例来说，静电保护组件108可平行耦接至第一高压晶体管T1以使得至少部分本文档来自技高网...

【技术保护点】
1.一种静电放电保护电路，其特征在于，所述静电放电保护电路包括：/n一内部电路；/n一接垫；/n一第一高压晶体管，所述第一高压晶体管的第一端耦接所述接垫，所述第一高压晶体管的第二端耦接所述内部电路，且所述第一高压晶体管包括一控制端；/n一静电保护组件，所述静电保护组件的一端耦接所述第一高压晶体管的所述第一端，所述静电保护组件的另一端接地；以及/n一控制电路，耦接在所述第一高压晶体管的所述控制端与一接地端之间，所述控制电路经配置以在所述接垫接收到一静电电压时，控制所述第一高压晶体管关断。/n

【技术特征摘要】
20180604 TW 1071191741.一种静电放电保护电路，其特征在于，所述静电放电保护电路包括：
一内部电路；
一接垫；
一第一高压晶体管，所述第一高压晶体管的第一端耦接所述接垫，所述第一高压晶体管的第二端耦接所述内部电路，且所述第一高压晶体管包括一控制端；
一静电保护组件，所述静电保护组件的一端耦接所述第一高压晶体管的所述第一端，所述静电保护组件的另一端接地；以及
一控制电路，耦接在所述第一高压晶体管的所述控制端与一接地端之间，所述控制电路经配置以在所述接垫接收到一静电电压时，控制所述第一高压晶体管关断。


2.根据权利要求1所述的静电放电保护电路，其特征在于，所述第一高压晶体管为一耗尽型N型金属氧化物半导体场效应(MOS)晶体管，所述第一高压晶体管的漏极耦接所述接垫，所述第一高压晶体管的源极耦接所述内部电路，
其中所述控制电路还包括：
一第一电阻，所述第一电阻的一第一端连接于所述接垫和所述第一高压晶体管的漏极；以及
一第二高压晶体管，所述第二高压晶体管的漏极连接于所述电阻的一第二端及所述第一高压晶体管的所述控制端，所述第二高压晶体管的源极与栅极接地。


3.根据权利要求2所述的静电放电保护电路，其特征在于，所述第一高压晶体管的崩溃电压在12V至100V的范围内。


4.根据权利要求2所述的静电放电保护电路，其特征在于，所述第二高...

【专利技术属性】
技术研发人员：陈昆民，朱健纶，
申请(专利权)人：茂达电子股份有限公司，
类型：发明
国别省市：中国台湾;TW