使用与单元级布局相关的应力效应的单元放置和布线制造技术

公开了一种用于将单元放置在用于制造集成电路的电路设计布局中，从而改进放置和布线设备的操作的技术。从单元库中选择目标单元，单元库包括多个单元的描述以及关于每个单元对假设边界条件的依赖性的信息，可以由源自布局中所述单元附近的任何应力源将该假设边界条件施加在该单元上。为了对布局中的目标位置选择单元，确定由与目标位置相邻的单元中的每个单元对目标位置施加的边界条件。然后，系统根据所确定的边界条件以及基于由来自单元库的相邻单元对该单元施加的边界条件的单元的性能来选择合适的目标单元。

Cell placement and wiring using stress effects associated with cell level layouts

A technique for placing cells in a circuit design layout for manufacturing integrated circuits to improve the operation of placement and wiring devices is disclosed. A target cell is selected from the cell library, which includes descriptions of multiple cells and information about the dependence of each cell on the assumed boundary condition. The assumed boundary condition can be applied to the cell by any stress source near the cell in the layout. In order to select cells for the target location in the layout, the boundary conditions imposed by each cell adjacent to the target location are determined. Then, the system selects the appropriate target cell according to the determined boundary conditions and the performance of the cell based on the boundary conditions imposed on the cell by the adjacent cells from the cell library.

【技术实现步骤摘要】
【国外来华专利技术】使用与单元级布局相关的应力效应的单元放置和布线对其他申请的交叉引用本申请要求2018年04月25日提交的美国专利申请号15/962277(案卷号：SYNP3037-3)的优先权，后者要求2017年04月28日提交的美国临时申请号62/491704(案卷号：SYNP3037-1)的优先权，并且还要求2017年06月06日提交的美国临时申请号62/515642(案号：SYNP3037-2)的优先权。以上所有申请通过引用以其整体并入本文。下列美国专利和专利申请的全部教导通过引用并入本文：2018年02月21日提交的美国专利申请号15/901749(案卷号：SYNP3023-3)；2013年03月26日公布的美国专利号8407634(案卷号：SYNP0693-1)；以及1995年10月24日公布的美国专利号5461576。
本专利技术涉及集成电路制造中的改进，并且更具体地涉及改进用于集成电路设计的放置和布线设施的操作，以便可以针对给定的电路设计制造更好的集成电路器件。
技术介绍
集成电路(IC)是将大量半导体晶体管集成到小芯片中的一组电子电路。最先进的集成电路包括微处理器、存储器芯片、可编程逻辑传感器、电源管理电路等。IC技术的进步已导致晶体管的尺寸减小，从而使能IC芯片中的器件和电路的更高密度和增强的性能。多年来，由于IC设计的复杂性不断增加，IC设计人员越来越依赖于电子设计自动化(EDA)工具来辅助他们设计IC。EDA工具的协助涵盖了整个设计过程，从综合、布局、布线到布局验证。设计IC的常用方法要求IC设计人员首先具有电路单元的库以及描述集成电路的功能的设计。单元可以实施基本逻辑功能，诸如OR、NAND、NOR、AND、XOR、反相器。单元还可以包括时序电路元件，诸如用于存储器要求的锁存器和触发器。电路单元的库可以由制造厂商提供，并且特定于厂商的制造工艺技术。对于大多数单元功能，该库提供了针对不同目的而优化的许多不同单元。放置和布线是IC设计中的一个阶段，其涉及两个步骤。第一步，放置，涉及决定将单元放置在空间有限的IC布局中的哪个位置。通常基于诸如最小和最大建立和保持时间、单元功耗、单元的尺寸、不同单元之间的布线和互连延迟以及漏电流等因素来对单元放置做出选择。选择在整个模块或芯片上优化的单元是一个反复的过程。放置步骤之后是布线，布线决定连接布局中的所放置的单元所需的所有导线的确切设计。布线步骤在遵循制造工艺的规则和限制的同时，实施所有所需的连接。两步过程的最终产品是最终布局、每个单元的形状和位置的几何描述以及连接它们的每个导线的确切路径。在较早的技术中，晶体管的尺寸足够大，以使其电学行为与其在最终布局中的位置无关。然而，在具有较小几何尺寸的高度规模化的技术中，晶体管的电性能越来越依赖于其在布局中的位置(约40％-50％)。由于集成电路中使用的各种材料的电子能带变形以及晶体管中电子和空穴迁移率的变化，布局中的有意应力和无意应力以及有意应力的不期望变化都会影响晶体管的电性能。因此，必须考虑晶体管附近各种有意和无意应力生成机制的贡献，以准确地分析其性能。如本文所使用的，“应力生成机制”是一种可以导致一个单元内和其他单元内的应力变化的机制。改进电子和空穴的迁移率的有意应力生成机制的示例包括：具有合金(其具有比硅更大的晶格常数)的源极/漏极区域、在晶体管区域上生长的具有固有压缩应力或拉伸应力的电介质氮化物膜、沉积和去除牺牲多晶硅栅极和随后的金属栅极沉积、在源极/漏极区域之上的金属接触中包含的应力等。由于在IC制造期间的工艺变化，IC中的有意应力生成机制可能存在变化。除了有意应力生成机制中的变化之外，布局中的无意应力生成机制还干扰工程固有应力，并导致最终IC中与放置有关的电参数的变化。无意应力生成机制主要可以归因于IC制造工艺期间使用的各种材料的热失配。位于集成电路中的晶体管附近的无意应力的主要来源是浅沟槽隔离或STI(用于隔离布局中的晶体管)、硅通孔或TSV(用于在堆叠的IC之间进行垂直互连)、封装基板与硅裸片之间的不匹配、对FinFET中的鳍片的“切割”以将长鳍片分成单独的对或创建隔离的鳍片、FinFET中的鳍片边缘效应等。有意和无意应力生成机制极大地影响了现代集成电路中的设计方法，现代集成电路是由预先表征的单元库构建的。这些单元可能会在最终布局的不同部分中被多次实例化，在这些部分中它们会经历不同的应力变化。由于方向依赖性、材料源中的变化以及对单元的放置的敏感性，布局中的应力效应相对复杂。单元中的每个布局特征(诸如，单元中的晶体管各个部分、STI或TSV的边缘或拐角)都导致应力变化，相互作用范围高达2微米。因此，第一单元中的应力生成机制可以导致第一单元附近(～2微米)的布局中其他单元中的应力变化。在布局中的特定放置处的第一单元的性能不仅取决于第一单元内的内部应力生成机制，而且还取决于相邻单元中的外部应力生成机制。类似地，相邻单元的性能也受第一个单元的内部应力生成机制的影响。例如，很可能的情况是，针对特定功能选择的某个单元插入到布局中的特定位置中，由于相邻单元施加的应力，其性能发生了很大改变，以至于所选择的单元实际上对于特定功能来说，可能是错误的单元。在上面并入的2018年02月21日提交的，题目为“AutomatedResistanceAndCapacitanceExtractionAndNetlistGenerationOfLogicCells”的美国专利申请号15/901749(案卷号：SYNP3023-3)中，描述了设计-技术协同优化技术，其目的是基于库单元的GDS布局和工艺流程来开发库单元的功率-性能-面积评估。针对库单元的特定3D结构提取了真实的寄生RC值(包括光刻和蚀刻微加载效果)，并且使用诸如HSPICE的电路仿真器对单元进行表征。但是，仅针对标称晶体管提取BSIM紧凑型SPICE模型，这不考虑应力、光刻、蚀刻微负载和可能导致单元性能变化高达30％或更多的其他单元邻近效应。过去，为了在评估单元性能时考虑单元布局邻近效应，通常使用设计规则检查工具(例如，来自Synopsys的ICV(集成电路验证器))来测量从单元的每个晶体管到其相邻单元的几百个距离。在查找表中使用这些距离来确定电路中每个特定晶体管的标称BSIM参数的修改，诸如Vt(阈值电压)的移动或迁移率的改变。这种方法需要付出巨大的努力，包括尝试模仿所有可能的布局配置的数千个测试结构，并且包括校准适当的查询表集合，以及将查询表评估实施在例如HSPICE的电路分析工具中。使这种方法再次工作的困难性将其可用性限制为仅在作为成熟的工艺设计工具包(PDK)的一部分的技术开发的后期阶段中。它在技术开发的前期阶段不可用，在该阶段，DTCO工具流程提供技术和设计的协同优化。
技术实现思路
粗略地描述，提供了一种系统和方法，其可以用于选择要放置在目标电路设计布局中的目标位置中的目标单元。然后，目标电路设计将用于集成电路的制造。包括多个单元的单元库被提供给系统。多个单元中的每个单元包括至少一个晶体管、至少一个互本文档来自技高网...

【技术保护点】
1.一种在用于集成电路的制造的目标电路设计布局中选择目标单元时，改进放置和布线系统的操作的方法，包括：/n向计算机系统提供描述多个单元的单元库；/n为了放置到所述目标电路设计布局中的目标位置，计算机系统根据电路设计从所述单元库中选择目标单元，所述目标位置在所述目标电路设计布局中具有一个或多个相邻单元；以及/n将所述目标单元放置在所述目标电路设计布局中的所述目标位置，其中针对所述单元库中的每个单元，所述单元库进一步指示：/n由所述单元对布局中的相邻单元施加的边界条件，以及/n所述单元的性能对由布局中的相邻单元对所述单元施加的边界条件的依赖性；并且其中计算机系统从所述单元库中选择所述目标单元包括：/n计算机系统从所述单元库中确定在所述目标电路设计布局中与所述目标位置相邻的多个单元中的每个单元对所述目标位置施加的边界条件；以及/n计算机系统进一步根据所确定的边界条件和所述单元库中指示的、所述目标单元的性能对由布局中的相邻单元对所述目标单元施加的边界条件的依赖性，来选择所述目标单元。/n

【技术特征摘要】
【国外来华专利技术】20170428 US 62/491,704;20170606 US 62/515,642;20181.一种在用于集成电路的制造的目标电路设计布局中选择目标单元时，改进放置和布线系统的操作的方法，包括：
向计算机系统提供描述多个单元的单元库；
为了放置到所述目标电路设计布局中的目标位置，计算机系统根据电路设计从所述单元库中选择目标单元，所述目标位置在所述目标电路设计布局中具有一个或多个相邻单元；以及
将所述目标单元放置在所述目标电路设计布局中的所述目标位置，其中针对所述单元库中的每个单元，所述单元库进一步指示：
由所述单元对布局中的相邻单元施加的边界条件，以及
所述单元的性能对由布局中的相邻单元对所述单元施加的边界条件的依赖性；并且其中计算机系统从所述单元库中选择所述目标单元包括：
计算机系统从所述单元库中确定在所述目标电路设计布局中与所述目标位置相邻的多个单元中的每个单元对所述目标位置施加的边界条件；以及
计算机系统进一步根据所确定的边界条件和所述单元库中指示的、所述目标单元的性能对由布局中的相邻单元对所述目标单元施加的边界条件的依赖性，来选择所述目标单元。


2.根据权利要求1所述的方法，其中所选择的目标单元对所述目标电路设计布局中的所述目标位置的第一相邻单元施加边界条件，所述方法还包括：计算机系统根据由所述目标单元对所述第一相邻单元施加的所述边界条件，利用第二相邻单元代替所述第一相邻单元。


3.根据权利要求1所述的方法，其中计算机系统从所述单元库中选择所述目标单元进一步包括：考虑附加因素。


4.根据权利要求1所述的方法，其中所述多个单元中的至少两个单元执行共同的逻辑功能。


5.根据权利要求1-4中的任一项所述的方法，其中向计算机系统提供单元库包括：
计算机系统计算所述单元库中的每个主题单元的性能对由布局中的假设相邻单元对所述主题单元施加的边界条件的依赖性；以及
将所述依赖性的指示与所述主题单元相关联地写入到所述单元库中。


6.根据权利要求5所述的方法，其中所述主题单元包括至少一个引脚、至少一个晶体管和至少一个导体，所述导体中的至少一个导体是互连，所述互连中的每个互连具有至少两个端点，所述端点中的每个端点是引脚或晶体管的端子，
并且其中计算所述单元库中的所述主题单元的性能对由布局中的假设相邻单元对所述主题单元施加的边界条件的依赖性包括：
通过仿真制造工艺来合成所述主题单元的三维单元表示，所述三维单元表示包括针对所述主题单元标识的所述晶体管、引脚和互连；
对于施加于所述主题单元的多个不同的假设边界条件集合中的每一个特定假设边界条件集合，从所述三维单元表示估计由所述特定假设边界条件集合导致的所述主题单元的性能；以及
合并在估计所述性能的步骤中估计的、由所有所述假设边界条件集合导致的所述主题单元的性能。


7.根据权利要求6所述的方法，其中估计由所述特定假设边界条件集合导致的所述主题单元的所述性能包括：
从所述单元库中的所述主题单元的主题单元布局，标识所述主题单元中的每个晶体管以及所述主题单元中的多个互连端点的位置；
从所述三维单元表示，估计由施加在所述主题单元上的所述特定假设边界条件集合导致的所述主题单元中的所述晶体管中的每个晶体管的操作特性；
形成带标注的网表，所述带标注的网表包括从所述主题单元布局标识的所述主题单元中的每个晶体管以及从所述主题单元布局标识的所述互连中的每个互连，并且进一步指示由施加在所述主题单元上的所述特定假设边界条件集合导致的所述主题单元中的所述晶体管中的每个晶体管的所述操作特性；以及
在电路仿真器中应用所述带标注的网表。


8.根据权利要求7所述的方法，其中从所述三维单元表示来估计由施加在所述主题单元上的所述特定假设边界条件集合导致的所述主题单元中的所述晶体管中的每个晶体管的所述操作特性包括：
计算至少二维的对所述主题单元的所述三维单元表示的应力分布，其中施加在所述主题单元上的所述特定假设边界条件集合作为所述应力分布的边界条件；
将所述三维单元表示划分为多个三维仿真域，每个三维仿真域包括所述三维单元表示的所述晶体管中的一个晶体管和特定于域的应力分布；以及
估计由包括所述给定晶体管的所述仿真域中的所述特定于域的应力分布导致的所述主题单元中的所述晶体管中的每个给定晶体管的所述操作特性。


9.根据权利要求8所述的方法，其中估计所述给定晶体管的所述操作特性包括：
从所述特定于域的应力分布，确定在所述给定晶体管的沟道中的至少一个点处的应力分量；以及
根据针对所述给定晶体管的所述沟道确定的所述应力分量，估计所述给定晶体管的所述操作特性。


10.根据权利要求7所述的方法，还包括：
计算机系统从所述三维单元表示来估计共享互连的所述互连端点中的至少一对之间的寄生电阻值；
计算机系统从所述三维单元表示来估计作为所述电路设计的引脚的所述互连端点中的至少一对之间的寄生电容值；以及
计算机系统将从所述三维单元表示估计的所述寄生电阻值和所述寄生电容值添加到所述带标注的网表。


11.根据权利要求7所述的方法，其中估计由施加在所述主题单元上的所述特定假设边界条件集合导致的所述主题单元中的所述晶体管中的每个晶体管的所述操作特性包括：
估计由施加在所述主题单元上的所述特定假设边界条件集合导致的所述晶体管中的每个给定晶体管的电流-电压特性；以及
将每个给定晶体管的所述电流-电压特性转换为晶体管模型的相应模型参数集合。


12.一种在用于集成电路的制造的目标电路设计布局中选择目标单元时，改进放置和布线设备的操作的系统，所述系统包括存储器和耦合到所述存储器的数据处理器，所述数据处理器被配置成：
向计算机系统提供描述多个单元的单元库；
为了放置到所述目标电路设计布局中的目标位置，计算机系统根据电路设计从所述单元库中选择目标单元，所述目标位置在所述目标电路设计布局中具有一个或多个相邻单元；以及
将所述目标单元放置在所述目标电路设计布局中的所述目标位置，其中针对所述单元库中的每个单元，所述单元库进一步指示：
由所述单元对布局中的相邻单元施加的边界条件，以及
所述单元的性能对由布局中的相邻单元对所述单元施加的边界条件的依赖性；并且其中在从所述单元库中选择所述目标单元时，所述数据处理器被配置成：
从所述单元库中确定在所述目标电路设计布局中与所述目标位置相邻的多个单元中的每个单元对所述目标位置施加的边界条件；以及
进一步根据所确定的边界条件和在所述单元库中指示的、所述目标单元的性能对由布局中的相邻单元对所述目标单元施加的边界条件的依赖性，来选择所述目标单元。


13.根据权利要求12所述的系统，其中所选择的目标单元对所述目标电路设计布局中的所述目标位置的第一相邻单元施加边界条件，
并且其中所述数据处理器根据由所述目标单元对所述第一相邻单元施加的所述边界条件，利用第二...

【专利技术属性】
技术研发人员：V·莫洛兹，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：美国;US