一种静电感应晶体管的制造方法技术

本发明专利技术公开了一种静电感应晶体管的制造方法，涉及半导体制造领域，包括：在N+衬底上生长N‑外延层，在N‑外延层的表面进行N+注入；在N+表面生长SIN阻挡层，进行栅槽的光刻刻蚀；在栅槽侧壁及底部生长氧化层，采用各向同性刻蚀的方式对刻蚀底部氧化层；在栅槽内进行P+多晶硅填充，同时采用硼烷对多晶硅进行P型掺杂；对P型多晶硅进行高温扩散，扩散后P型杂质从栅槽底部进入N‑外延层中形成P+栅极；通过硅研磨去除表面的多晶硅；漂掉表面的SIN阻挡层；通过LPCVD生长ILD介质层；通过光刻刻蚀ILD介质层形成接触孔，在正面生长金属层，刻蚀形成栅极和源极，在背面生长金属层形成漏极。避免外延反扩散，降低成本。

A manufacturing method of static induction transistor

The invention discloses a manufacturing method of an electrostatic induction transistor, which relates to the semiconductor manufacturing field, including: growing an n \u2011 epitaxial layer on an N + substrate, N + injection on the surface of the n \u2011 epitaxial layer; growing a sin barrier layer on the surface of N + for photolithography of the gate slot; growing an oxide layer on the side wall and the bottom of the gate slot, using isotropic etching to etch the bottom oxide layer; and P + polysilicon is filled in the gate slot, and p-type polysilicon is doped by borane; p-type polysilicon is diffused at high temperature, after which p-type impurity enters the n \u2011 epitaxial layer from the bottom of the gate slot to form P + gate; polysilicon on the surface is removed by silicon grinding; sin barrier on the surface is removed; ILD medium layer is grown by LPCVD; contact hole is formed by photoresist etching ILD medium layer, and contact hole is formed by etching ILD medium layer A metal layer is grown on the front side, etched to form a grid and a source, and a metal layer is grown on the back side to form a drain. Avoid extension and anti-proliferation and reduce costs.

【技术实现步骤摘要】
一种静电感应晶体管的制造方法
本专利技术涉及半导体制造领域，尤其是一种静电感应晶体管的制造方法。
技术介绍
静电感应晶体管(英文：StaticInductionTransistor，简称：SIT)诞生于1970年，是一种结型场效应管单极型压控器件，具有输入阻抗高、输出功率大、开关特性好、热稳定性好以及抗辐射能力强等特点。传统的SIT器件是台面型器件，剖面结构如图1所示，传统的SIT在制作时，在P+栅极上方生长轻掺杂的N-外延层的时候，容易出现P+当中的杂质向外延层中反扩的问题，可能导致外延层反型或者电阻率异常而电性失效；在栅极刻蚀的过程中，为了避免一些离子损伤通常采用湿法腐蚀的方法对栅槽进行刻蚀，但刻蚀的深度比较难把控，可能会出现刻蚀不够或刻蚀过多的问题而导致器件失效，并且湿法腐蚀会出现横向钻蚀，占用一定的芯片面积，降低器件的集成度。
技术实现思路
本专利技术针对上述问题及技术需求，提出了一种静电感应晶体管的制造方法。本专利技术的技术方案如下：一种静电感应晶体管的制造方法，所述方法包括：在N+衬底上生长N-外延层，在N-外延层的表面进行N+的注入；在N+表面生长SIN阻挡层，进行栅槽的光刻和刻蚀；在栅槽的侧壁及底部生长氧化层，采用各向同性刻蚀的方式对底部的氧化层进行刻蚀，保留侧壁的氧化层；在栅槽内进行P+多晶硅的填充，生长多晶硅的同时采用硼烷对多晶硅进行P型掺杂，掺杂后的P型杂质浓度在1E20/cm3以上；对P型多晶硅进行高温扩散，扩散后P型杂质从栅槽底部进入N-外延层中形成P+栅极；进行硅研磨，去除表面的多晶硅；通过热磷酸漂掉表面的SIN阻挡层；通过LPCVD的方式生长ILD介质层；通过光刻刻蚀ILD介质层形成接触孔，在正面生长金属层；对正面的金属层刻蚀形成栅极和源极，在背面生长金属层形成漏极。其进一步的技术方案为：所述N-外延层的厚度在10～50um之间，电阻率在100～1000ohm.cm之间；N+的注入杂质为As或P，注入剂量在1E15～1E16/cm3之间，注入能量在150kev以下。其进一步的技术方案为：所述SIN阻挡层的厚度在500A～2000A之间，栅槽的深度在4～10um之间；所述在N+表面生长SIN阻挡层，进行栅槽的光刻和刻蚀，包括：在N+表面生长SIN阻挡层，通过F基气体刻蚀SIN阻挡层，通过Cl基气体刻蚀硅槽。其进一步的技术方案为：所述氧化层的厚度在200～1000A之间，对所述底部的氧化层进行刻蚀的刻蚀气体为F基气体，所述F基气体至少包括SF6、CF4、C2F6。其进一步的技术方案为：所述高温扩散的扩散温度在1000～1150℃之间，扩散时间在30min～120min之间；在所述P型多晶硅进行高温扩散的同时，表面的N+杂质被激活和扩散，结深增加，结深深度在0.5～2um之间。其进一步的技术方案为：所述ILD介质层的成分为LPTEOS或PSG，所述ILD介质层的厚度在3000～20000A之间。其进一步的技术方案为：所述接触孔的一部分开在多晶硅的上方，另一部分开在表面的N+上方。本专利技术的有益技术效果是：本专利技术的SIT结构通过沟槽将P+栅区注入到外延层当中，避免了外延反扩散的问题，并且减少一次外延，降低了工艺成本。栅极直接通过沟槽当中的P+多晶硅直接引出，避免湿法刻蚀栅槽的深度控制不好的问题，节省了工艺步骤，降低了器件的制作成本。另外，在沟槽侧壁生长薄氧化层，在栅极施加负栅压时，P+多晶硅的外侧的电子将被耗尽，器件的夹断能力相比传统SIT器件更高，器件也更加灵敏。附图说明图1是传统的SIT器件的剖面结构示意图。图2是本申请一个实施例提供的静电感应晶体管的制造方法的流程图。图3是N+衬底、N-外延层和N+注入的剖面结构示意图。图4是生长SIN阻挡层和栅槽光刻刻蚀后的剖面结构示意图。图5是保留侧壁氧化层的剖面结构示意图。图6是P+多晶硅填充后的剖面结构示意图。图7是P+栅极形成后的剖面结构示意图。图8是去除表面的多晶硅后的剖面结构示意图。图9是漂掉SIN阻挡层后的剖面结构示意图。图10是生长ILD介质层后的剖面结构示意图。图11是形成接触孔并在正面生长金属层后的剖面结构示意图。图12是栅极、源极、漏极形成后的剖面结构示意图。具体实施方式下面结合附图对本专利技术的具体实施方式做进一步说明。图2是本申请一个实施例提供的静电感应晶体管的制造方法的流程图，如图2所示，该方法可以包括：步骤1，在N+衬底上生长N-外延层，在N-外延层的表面进行N+的注入。结合参考图3，其示出了N+衬底、N-外延层和N+注入的剖面结构示意图。可选的，N-外延层的厚度通常在10～50um之间，N-外延层的电阻率在100～1000ohm.cm之间。N+的注入杂质为As或P，注入剂量在1E15～1E16/cm3之间，注入能量在150kev以下。步骤2，在N+表面生长SIN阻挡层，进行栅槽的光刻和刻蚀。结合参考图4，SIN阻挡层的生长方式为LPCVD，LPCVD即LowPressureChemicalVaporDeposition，中文名称为低压力化学气相沉积法，广泛用于氧化硅、氮化物、多晶硅沉积，过程在管炉中执行，要求相当高的温度。SIN阻挡层的厚度在500A～2000A之间。步骤2中栅槽进行光刻和刻蚀时，栅槽的尺寸略小于传统工艺栅条的尺寸，栅槽的深度在4～10um之间，深度基本等同于传统工艺中埋栅上方N-外延层的厚度。其中，栅槽的光刻和刻蚀分两步进行，先通过F基气体刻蚀SIN阻挡层，然后通过Cl基气体刻蚀硅槽。步骤3，在栅槽的侧壁及底部生长氧化层，采用各向同性刻蚀的方式对底部的氧化层进行刻蚀，保留侧壁的氧化层。结合参考图5，氧化层的厚度在200～1000A之间。对底部的氧化层进行刻蚀的刻蚀气体为F基气体，F基气体至少包括SF6、CF4、C2F6。步骤4，在栅槽内进行P+多晶硅的填充，生长多晶硅的同时采用硼烷对多晶硅进行P型掺杂。掺杂后的P型杂质浓度在1E20/cm3以上。填充后的剖面结构示意图如图6所示。步骤5，对P型多晶硅进行高温扩散，扩散后P型杂质从栅槽底部进入N-外延层中形成P+栅极。P+栅极形成后的剖面结构示意图如图7所示。可选的，高温扩散的扩散温度在1000～1150℃之间，扩散时间在30min～120min之间。在P型多晶硅进行高温扩散的同时，器件表面的N+杂质也被激活和扩散，结深增加，结深深度在0.5～2um之间。步骤6，进行硅研磨，去除表面的多晶硅。去除表面的多晶硅后的剖面结构示意图如图8所示。步骤7，通过热磷酸漂掉表面的SIN阻挡层。漂掉SIN阻挡层后的剖面结构示本文档来自技高网...

【技术保护点】
1.一种静电感应晶体管的制造方法，其特征在于，所述方法包括：/n在N+衬底上生长N-外延层，在N-外延层的表面进行N+的注入；/n在N+表面生长SIN阻挡层，进行栅槽的光刻和刻蚀；/n在栅槽的侧壁及底部生长氧化层，采用各向同性刻蚀的方式对底部的氧化层进行刻蚀，保留侧壁的氧化层；/n在栅槽内进行P+多晶硅的填充，生长多晶硅的同时采用硼烷对多晶硅进行P型掺杂，掺杂后的P型杂质浓度在1E20/cm

【技术特征摘要】
1.一种静电感应晶体管的制造方法，其特征在于，所述方法包括：
在N+衬底上生长N-外延层，在N-外延层的表面进行N+的注入；
在N+表面生长SIN阻挡层，进行栅槽的光刻和刻蚀；
在栅槽的侧壁及底部生长氧化层，采用各向同性刻蚀的方式对底部的氧化层进行刻蚀，保留侧壁的氧化层；
在栅槽内进行P+多晶硅的填充，生长多晶硅的同时采用硼烷对多晶硅进行P型掺杂，掺杂后的P型杂质浓度在1E20/cm3以上；
对P型多晶硅进行高温扩散，扩散后P型杂质从栅槽底部进入N-外延层中形成P+栅极；
进行硅研磨，去除表面的多晶硅；
通过热磷酸漂掉表面的SIN阻挡层；
通过LPCVD的方式生长ILD介质层；
通过光刻刻蚀ILD介质层形成接触孔，在正面生长金属层；
对正面的金属层刻蚀形成栅极和源极，在背面生长金属层形成漏极。


2.根据权利要求1所述的方法，其特征在于，所述N-外延层的厚度在10～50um之间，电阻率在100～1000ohm.cm之间；
N+的注入杂质为As或P，注入剂量在1E15～1E16/cm3之间，注入能量在150kev以下。


3.根...

【专利技术属性】
技术研发人员：范捷，万立宏，王绍荣，
申请(专利权)人：江苏丽隽功率半导体有限公司，
类型：发明
国别省市：江苏;32