一种新型栅控P-i-N二极管ESD器件及其实现方法技术

本发明专利技术公开了一种新型栅控P‑i‑N二极管ESD器件及其实现方法，所述ESD器件包括：背栅(40)；形成于背栅(40)上的绝缘埋层(30)；在所述绝缘埋层(30)上依次排列形成的浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)；形成于所述P阱(70)的左上方的栅氧化层(50)；形成于所述栅氧化层(50)上方的前栅(24)，本发明专利技术的前栅只需直接和阳极相连，无需连接至特殊设计的静电脉冲侦测电路，背栅只需接地即可，可降低防静电保护设计的复杂度，减少版图面积。

A novel gate controlled p-i-n diode ESD device and its implementation

The invention discloses a new gate controlled P \u2011 I \u2011 n diode ESD device and its implementation method, the ESD device comprises: a back gate (40); an insulating buried layer (30) formed on the back gate (40); a shallow channel isolation layer (10), a high concentration p-type doping layer (20), a p-well (70), a high concentration n-type doping layer (22), a shallow channel isolation layer (12) formed on the insulating buried layer (30); and a p-well (70 \uff09The front gate (24) formed on the top of the gate oxide (50) only needs to be directly connected with the anode, does not need to be connected to the specially designed electrostatic pulse detection circuit, and the back gate only needs to be grounded, which can reduce the complexity of the anti-static protection design and reduce the layout area.

【技术实现步骤摘要】
一种新型栅控P-i-N二极管ESD器件及其实现方法
本专利技术涉及半导体集成电路
，特别是涉及一种新型栅控P-i-N二极管ESD(Electro-StaticDischarge，静电释放)器件及其实现方法。
技术介绍
在集成电路防静电保护设计领域，防静电保护保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度，以一般FDSOI(全耗尽SOI，FullyDepletedSiliconOnInsulator)集成电路的工作电压为1V左右，栅氧化层厚度约为14A(埃，0.1nm)为例，该FDSOI工艺的防静电保护设计窗口通常为1.2V～2.8V之间，而FDSOI中的典型GGNMOS(Grounded-GateNMOS，图1a)静电保护器件的回滞效应的触发电压(Vt1)往往大于2.8V，而典型的正向栅控二极管(GatedDiode，图1b)ESD器件的回滞效应的触发电压(Vt1)则只有0.7～0.8V左右，低于工作电压，如图2所示，这决定了FDSOI工艺中的栅接地NMOS(GGNMOS)和正向栅控二极管(GatedDiode)其实是不能直接应用于FDSOI工艺的防静电保护设计的。所以业界开始寻找其它适用于FDSOI工艺的防静电保护器件，法国意法半导体的研究人员于2013年12月报道了一种FDSOI工艺下的新型防静电保护器件：零碰撞离子化零亚阈摆幅场效应管(Z2-FET，ZeroImpactionIonizationandZeroSubthresholdSwingFET)，如图3所示。该零碰撞离子化零亚阈摆幅场效应管(Z2-FET)包括多个浅沟道隔离层(STI，ShallowTrenchIsolation)10、高浓度N型掺杂(N+)22、P阱(P-Well)70、前栅Gf(N+Poly)24、高浓度P型掺杂(P+)20、绝缘埋层(BOX，BuriedOXide)30、背栅Gb(P型衬底，P-Sub)40以及栅氧化层50。在背栅Gb(P型衬底，P-Sub)40上形成绝缘埋层(BOX，BuriedOXide)30，在绝缘埋层(BOX，BuriedOXide)30上方由左向右依次排列浅沟道隔离层(STI，ShallowTrenchIsolation)10、高浓度N型掺杂(N+)22、P阱(P-Well)70、高浓度P型掺杂(P+)20、浅沟道隔离层(STI，ShallowTrenchIsolation)12，在P阱(P-Well)70的右上方为形成前栅Gf(N+Poly)24的栅氧化层50，栅氧化层50的上方为前栅Gf(N+Poly)24，该前栅长为Ln，前栅Gf(N+Poly)24的右侧与高浓度P型掺杂(P+)20的左侧对齐，前栅Gf(N+Poly)24的左侧与高浓度N型掺杂(N+)22的右侧间的距离为Lp；在高浓度P型掺杂(P+)20上方引出电极即为该Z2-FET的阳极Anode，在前栅Gf(N+Poly)24上方引出电极即为该Z2-FET的前栅，在高浓度N型掺杂(N+)22相上方引出电极即为该Z2-FET的阴极Cathode，从背栅Gb(P型衬底，P-Sub)40引出电极即为该Z2-FET的背栅。但是这种Z2-FET实际上是一种正向偏置的P-i-N二极管，存在着一个问题：从图4所示的直流IA-VA特性看出，当芯片正常工作(VA/Vdd＝1V)时，前栅电压(VGf)和背栅电压(VGb)必须分别偏置在1.5V/-2V才能将漏电流抑制在较低水平，所以必须对控制前栅电压(VGf)和背栅电压(VGb)的静电脉冲侦测电路进行特别设计，所以防静电保护设计的复杂度大大增加，版图面积也随之大大增大。
技术实现思路
为克服上述现有技术存在的不足，本专利技术之一目的在于提供一种新型栅控P-i-N二极管ESD器件及其实现方法，其前栅只需直接和阳极相连，无需连接至特殊设计的静电脉冲侦测电路，背栅只需接地即可，可以降低防静电保护设计的复杂度，减少版图面积。为达上述及其它目的，本专利技术提出一种新型栅控P-i-N二极管ESD器件，所述ESD器件包括：背栅(40)；形成于背栅(40)上的绝缘埋层(30)；在所述绝缘埋层(30)上依次排列形成的浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)；形成于所述P阱(70)的左上方的栅氧化层(50)；形成于所述栅氧化层(50)上方的前栅(24)。优选地，于所述高浓度P型掺杂(20)上方引出电极作为所述ESD器件的阴极，将所述前栅(24)与高浓度N型掺杂(22)相连引出电极作为所述ESD器件的阳极。优选地，所述浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)在所述绝缘埋层(30)上方由左向右依次排列。优选地，所述前栅(24)形成于所述栅氧化层(50)的上方，且前栅(24)的左侧与高浓度P型掺杂(20)的右侧对齐。优选地，所述前栅(24)长为Ln，其范围为0.1～0.5um，所述前栅(24)的右侧与高浓度N型掺杂(22)的左侧间的距离为Lp，其范围为0.1～0.5um。优选地，所述ESD器件在芯片正常工作时表现为反向偏置的P-i-N二极管。优选地，当阳极上施加静电脉冲时，表现为NPNP型硅控整流器。优选地，调整所述前栅(24)的长度Ln以及所述前栅(24)的右侧与所述高浓度N型掺杂(22)的左侧间的距离Lp来调整所述NPNP型硅控整流器的回滞效应触发电压和该栅控P-i-N二极管正常工作时的漏电流。为达到上述目的，本专利技术还提供一种新型栅控P-i-N二极管ESD器件的实现方法，包括如下步骤：步骤S1，在背栅(40)上形成绝缘埋层(30)；步骤S2，在绝缘埋层(30)上方依次排列形成浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)，在P阱(70)的左上方形成栅氧化层(50)；步骤S3，在所述栅氧化层(50)的上方形成前栅(24)，且前栅(24)的左侧与高浓度P型掺杂(20)的右侧对齐；步骤S4，在高浓度P型掺杂(20)上方引出电极作为所述ESD器件的阴极，将所述前栅(24)与高浓度N型掺杂(22)相连引出电极作为所述ESD器件的阳极。优选地，所述ESD器件在芯片正常工作时表现为反向偏置的P-i-N二极管；当阳极上施加静电脉冲时，表现为NPNP型硅控整流器。与现有技术相比，本专利技术一种新型栅控P-i-N二极管ESD器件及其实现方法在现有零碰撞离子化零亚阈摆幅场效应管的基础上，将零碰撞离子化零亚阈摆幅场效应管中的阳极和阴极对换，并将前栅极直接与阳极相连，使得该型栅控P-i-N二极管在芯片正常工作时表现为反向偏置的P-i-N二极管，而当阳极上施加静电脉冲时，表现为NPNP型硅控整流器(SCR)，通过调整前栅(24)长Ln以及前栅(24)与高浓度N型掺杂(22)的距离Lp来调整该NPN本文档来自技高网...

【技术保护点】
1.一种新型栅控P-i-N二极管ESD器件，其特征在于，所述ESD器件包括：/n背栅(40)；/n形成于背栅(40)上的绝缘埋层(30)；/n在所述绝缘埋层(30)上依次排列形成的浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)；/n形成于所述P阱(70)的左上方的栅氧化层(50)；/n形成于所述栅氧化层(50)上方的前栅(24)。/n

【技术特征摘要】
1.一种新型栅控P-i-N二极管ESD器件，其特征在于，所述ESD器件包括：
背栅(40)；
形成于背栅(40)上的绝缘埋层(30)；
在所述绝缘埋层(30)上依次排列形成的浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)；
形成于所述P阱(70)的左上方的栅氧化层(50)；
形成于所述栅氧化层(50)上方的前栅(24)。


2.如权利要求1所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：于所述高浓度P型掺杂(20)上方引出电极作为所述ESD器件的阴极，将所述前栅(24)与高浓度N型掺杂(22)相连引出电极作为所述ESD器件的阳极。


3.如权利要求2所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：所述浅沟道隔离层(10)、高浓度P型掺杂(20)、P阱(70)、高浓度N型掺杂(22)、浅沟道隔离层(12)在所述绝缘埋层(30)上方由左向右依次排列。


4.如权利要求3所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：所述前栅(24)形成于所述栅氧化层(50)的上方，且前栅(24)的左侧与高浓度P型掺杂(20)的右侧对齐。


5.如权利要求4所述的一种新型栅控P-i-N二极管ESD器件，其特征在于：所述前栅(24)长为Ln，其范围为0.1～0.5um，所述前栅(24)的右侧与高浓度N型掺杂(22)的左侧间的距离为Lp，其范围为0.1～0.5um。

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【专利技术属性】
技术研发人员：朱天志，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31