一种应用于浪涌抑制芯片的高压使能电路制造技术

本发明专利技术公开一种应用于浪涌抑制芯片的高压使能电路，属于电子电路技术领域。所述高压使能电路包括电阻R1、R2、二极管D1、D2和三极管Q1；所述电阻R1第一端接所述二极管D1负端，第二端接所述三极管Q1发射极；所述三极管Q1集电极接所述二极管D2正端；所述电阻R2第一端接所述二极管D2负端，第二端接使能端口引脚SHDN；所述三极管Q1基极与其集电极相连。利用二极管正向导通、反向截止的特性，避免了对厚栅氧器件的需求，且提高了VDD工作范围。采用本发明专利技术电路后，芯片使能端口引脚可直接与VDD相连，无需外置分压电阻，降低了芯片应用时外围电路的复杂度。本发明专利技术通过减少对厚栅氧器件的需求，增加了电路的工艺普适性，降低了芯片成本。

A high voltage enable circuit for surge suppression chip

The invention discloses a high voltage enabling circuit applied to a surge suppression chip, which belongs to the technical field of electronic circuits. The high voltage enabling circuit includes resistance R1, R2, diodes D1, D2 and triode Q1; the first end of resistance R1 is connected with the negative end of diode D1, the second end is connected with the emitter of triode Q1; the collector of triode Q1 is connected with the positive end of diode D2; the first end of resistance R2 is connected with the negative end of diode D2, the second end is connected with the enabling port pin SHDN; the base of triode Q1 is connected with its set The electrodes are connected. By using the characteristics of diode forward conduction and reverse cut-off, the demand for thick gate oxide devices is avoided, and the VDD working range is increased. After the circuit of the invention is adopted, the chip enabling port pin can be directly connected with the VDD without external partial voltage resistance, thus reducing the complexity of the peripheral circuit when the chip is applied. The invention increases the process universality of the circuit and reduces the chip cost by reducing the demand for the thick gate oxygen device.

【技术实现步骤摘要】
一种应用于浪涌抑制芯片的高压使能电路
本专利技术涉及电子电路
，特别涉及一种应用于浪涌抑制芯片的高压使能电路。
技术介绍
随着半导体集成电路工艺水平的飞速发展，浪涌抑制芯片以其结构简单、损耗低和响应速度快等优势，在消费电子、工业电子、通信传输和宇航设备等领域被广泛采用。依据具体应用条件的不同，浪涌抑制芯片的工作电压范围可在几个伏至上百伏之间变化。为了使得芯片工作状态可控，浪涌抑制芯片需增加使能引脚，用于判断外部电源电压状态是否满足芯片正常工作要求，防止芯片因工作异常而发生损坏。传统使能电路如图1所示：电阻分压网络R1和R2用于对高压电源VDD进行采样，NMOS管MN1采用LDMOS(漏端耐高压)管实现，电流源I1用于当高压电源VDD低于芯片正常工作条件要求时对NMOS管MN1的漏端进行上拉，Schmitd1(施密特触发器)用于对控制信号进行整形，SD(控制逻辑输出)用于控制芯片内部子模块工作状态，SHDN为使能端口引脚。设图1中NMOS管MN1的栅源击穿电压为VBV1，则图1中VDD工作范围受VBV1限制：如NMOS管MN1选用栅可耐高压的厚栅氧器件以提高VDD工作范围上限，则VDD工作下限变高。设换用厚栅氧器件后，NMOS管MN1的阈值电压为Vth1，则此时VDD下限为：综上所述，因存在如下缺陷，传统使能电路不适合于高压应用：1、使能端口引脚无法与高压电源VDD直接相连，需外部配置分压电阻，将增加电路应用复杂度和成本；2、如NMOS管MN1选用薄栅氧低耐压器件，则如式(1)所示，VDD工作上限受限于NMOS管MN1的栅源击穿电压VBV1；3、如NMOS管MN1选用厚栅氧高耐压器件，则如式(2)所示，VDD工作下限受限于MN1的阈值电压Vth1；且相比于薄栅氧器件，厚栅氧器件工艺特殊、实现难度大，因此成本更高。
技术实现思路
本专利技术的目的在于提供一种应用于浪涌抑制芯片的高压使能电路，以解决传统的使能电路不适合于高压应用的问题。为解决上述技术问题，本专利技术提供一种应用于浪涌抑制芯片的高压使能电路，包括电阻R1、R2，还包括：二极管D1、D2和三极管Q1；所述电阻R1第一端接所述二极管D1负端，第二端接所述三极管Q1发射极；所述三极管Q1集电极接所述二极管D2正端；所述电阻R2第一端接所述二极管D2负端，第二端接使能端口引脚SHDN；所述三极管Q1基极与其集电极相连。可选的，所述应用于浪涌抑制芯片的高压使能电路还包括：电阻R3～R5和三级管Q2～Q8；其中，电阻R3第一端接三极管Q6发射极，第二端接地GND；电阻R4第一端接三极管Q7发射极，第二端接地GND；电阻R5第一端接三极管Q8发射极，第二端接地GND；所述三极管Q1基极与所述三极管Q2基极互连；所述三极管Q2集电极接控制逻辑输出SD，基极接所述二极管D2正端，发射极接所述电阻R1第二端；所述三极管Q3集电极接其基极，基极接所述电阻R1第二端，发射极接三极管Q4发射极和三极管Q5发射极；所述三极管Q4集电极接其基极，基极接所述三极管Q5基极；所述三极管Q5集电极接三极管Q8集电极；所述三极管Q6集电极接控制逻辑输出SD，基极接所述三极管Q7基极；所述三极管Q7基极接其集电极，集电极接所述三极管Q4集电极；所述三极管Q8集电极接其基极，基极接电压偏置端口Vbias；所述二极管D2正端接所述三极管Q1集电极。可选的，所述二极管D1正端接高压电源VDD。在本专利技术中提供了一种应用于浪涌抑制芯片的高压使能电路，包括电阻R1、R2、二极管D1、D2和三极管Q1；所述电阻R1第一端接所述二极管D1负端，第二端接所述三极管Q1发射极；所述三极管Q1集电极接所述二极管D2正端；所述电阻R2第一端接所述二极管D2负端，第二端接使能端口引脚SHDN；所述三极管Q1基极与其集电极相连。利用二极管正向导通、反向截止的特性，避免了对厚栅氧器件的需求，且提高了VDD工作范围。采用本专利技术电路后，芯片使能端口引脚可直接与VDD相连，无需外置分压电阻，降低了芯片应用时外围电路的复杂度。本专利技术通过减少对厚栅氧器件的需求，增加了电路的工艺普适性，降低了芯片成本。附图说明图1是传统使能电路的结构示意图；图2是本专利技术提供的高压使能电路的结构示意图。具体实施方式以下结合附图和具体实施例对本专利技术提出的一种应用于浪涌抑制芯片的高压使能电路作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。实施例一本专利技术提供了一种应用于浪涌抑制芯片的高压使能电路，其结构如图2所示，包括电阻R1、R2，还包括：二极管D1、D2和三极管Q1；具体的，所述电阻R1第一端接所述二极管D1负端，第二端接所述三极管Q1发射极；所述三极管Q1集电极接所述二极管D2正端；所述电阻R2第一端接所述二极管D2负端，第二端接使能端口引脚SHDN；所述三极管Q1基极与其集电极相连。所述应用于浪涌抑制芯片的高压使能电路还包括：电阻R3～R5和三级管Q2～Q8；其中，电阻R3第一端接三极管Q6发射极，第二端接地GND；电阻R4第一端接三极管Q7发射极，第二端接地GND；电阻R5第一端接三极管Q8发射极，第二端接地GND；所述三极管Q1基极与所述三极管Q2基极互连；所述三极管Q2集电极接控制逻辑输出SD，基极接所述二极管D2正端，发射极接所述电阻R1第二端；所述三极管Q3集电极接其基极，基极接所述电阻R1第二端，发射极接三极管Q4发射极和三极管Q5发射极；所述三极管Q4集电极接其基极，基极接所述三极管Q5基极；所述三极管Q5集电极接三极管Q8集电极；所述三极管Q6集电极接控制逻辑输出SD，基极接所述三极管Q7基极；所述三极管Q7基极接其集电极，集电极接所述三极管Q4集电极；所述三极管Q8集电极接其基极，基极接电压偏置端口Vbias；所述二极管D2正端接所述三极管Q1集电极。所述二极管D1正端接高压电源VDD。本专利技术提供的应用于浪涌抑制芯片的高压使能电路的工作原理如下：首先本领域技术人员能够由半导体物理理论得知：1、三极管BE结正向导通时，BE结压降为|VBE|＝0.6V。2、二极管PN结正向导通式，正负端压降为0.6V。3、如VDD-VSHDN≥1.8V(此时二极管D1、D2和三极管Q1串联支路导通)，则三极管Q1中的电流IQ1>0A。①使能有效(VSHDN高电平)芯片正常工作分析：如VSHDN≥0.6V，则VA≥1.8V，VSHDN是使能端口引脚电压，VA是图2中内部节点A处的电压。此时：VA≥|VBE(Q3)|+|VBE(Q4)|+|VBE(Q7)|(3)由式(3本文档来自技高网...

【技术保护点】
1.一种应用于浪涌抑制芯片的高压使能电路，包括电阻R1、R2，其特征在于，还包括：二极管D1、D2和三极管Q1；/n所述电阻R1第一端接所述二极管D1负端，第二端接所述三极管Q1发射极；所述三极管Q1集电极接所述二极管D2正端；所述电阻R2第一端接所述二极管D2负端，第二端接使能端口引脚SHDN；/n所述三极管Q1基极与其集电极相连。/n

【技术特征摘要】
1.一种应用于浪涌抑制芯片的高压使能电路，包括电阻R1、R2，其特征在于，还包括：二极管D1、D2和三极管Q1；
所述电阻R1第一端接所述二极管D1负端，第二端接所述三极管Q1发射极；所述三极管Q1集电极接所述二极管D2正端；所述电阻R2第一端接所述二极管D2负端，第二端接使能端口引脚SHDN；
所述三极管Q1基极与其集电极相连。


2.如权利要求1所述的应用于浪涌抑制芯片的高压使能电路，其特征在于，所述应用于浪涌抑制芯片的高压使能电路还包括：电阻R3～R5和三级管Q2～Q8；其中，
电阻R3第一端接三极管Q6发射极，第二端接地GND；
电阻R4第一端接三极管Q7发射极，第二端接地GND；
电阻R5第一端接三极管Q8发射极，第二端接地GND；
所述三极管Q1基极与所...

【专利技术属性】
技术研发人员：奚冬杰，徐晴昊，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏;32