一种基于共振隧穿的纳米线晶体管及其制备方法技术

一种基于共振隧穿的纳米线晶体管，该纳米线晶体管包括：SOI衬底、隧穿势垒结构、源区、漏区、纳米线、栅极、源电极、漏电极、栅电极和绝缘介质层。隧穿势垒结构位于SOI衬底的埋氧化层上，源区、漏区和纳米线通过刻蚀SOI衬底的顶层硅形成，纳米线位于源区和漏区之间，源区、漏区和纳米线之间不直接连接，通过隧穿势垒结构相连接，绝缘介质层形成于源区、漏区和纳米线表面，栅极形成于纳米线上方的绝缘介质层上，源电极形成于源区上，漏电极形成于漏区上，栅电极形成于栅极上。本发明专利技术公开的基于共振隧穿的纳米线晶体管的结构及其制备方法，减小亚阈值斜率，可以实现较大的导通电流和较小的源漏接触电阻。

A nanowire transistor based on resonant tunneling and its preparation method

A nanowire transistor based on resonant tunneling includes SOI substrate, tunneling barrier structure, source region, drain region, nanowire, gate, source electrode, drain electrode, gate electrode and insulating medium layer. The tunneling barrier structure is located on the buried oxide layer of SOI substrate. The source area, drain area and nanowire are formed by etching the top layer silicon of SOI substrate. The nanowire is located between the source area and drain area. The source area, drain area and nanowire are not directly connected. They are connected by tunneling barrier structure. The insulating medium layer is formed on the surface of the source area, drain area and nanowire. The grid is formed on the insulation above the nanowire On the dielectric layer, the source electrode is formed on the source area, the leakage electrode is formed on the leakage area, and the gate electrode is formed on the gate. The structure and preparation method of the nanowire transistor based on resonant tunneling disclosed in the invention can reduce the sub threshold slope, realize a large on current and a small source drain contact resistance.

【技术实现步骤摘要】
一种基于共振隧穿的纳米线晶体管及其制备方法
本专利技术涉及半导体器件制作
，具体涉及一种基于共振隧穿的纳米线晶体管及其制备方法。
技术介绍
随着集成电路制造技术的不断进步，金属氧化物半导体场效应晶体管(MOSFET)器件尺寸持续缩小，目前MOSFET技术节点已进入7nm。若维持器件尺寸进一步缩小，则需克服器件原理和工艺上的诸多挑战，如，短沟道效应，PN结的制作等。无结硅纳米线晶体管制备工艺简单，其源、漏、沟道区统一掺杂，不需要结的制作以缓解了超陡结中离子注入和退火带来的压力。同时，无结硅纳米线晶体管为围栅结构，能够更好的抑制短沟道效应。并且器件制备工艺与传统体硅CMOS工艺兼容，因此逐渐成为研究热点。然而，对于常规的无结硅纳米线晶体管，其输运本质仍然与传统MOSFET一致，其亚阈值斜率要大于60mV/decade，并且无结晶体管关态电流较传统MOSFET关态电流更大，增加了静态功耗。隧穿晶体管因为依靠量子隧穿进行输运，可以实现很小的关态电流以及小于60mV/decade的亚阈值斜率，但是隧穿晶体管多依靠结构设计实现，结构复杂，难以满足更小技术节点的要求。因此，若能够将两者优势结合，则可以用更简单的工艺制备出更好的性能的器件，非常具有研究价值，但基于隧穿的纳米线晶体管尚未见报道。
技术实现思路
(一)要解决的技术问题本专利技术的目的在于提供一种基于共振隧穿的纳米线晶体管及其制备方法，以实现兼顾隧穿晶体管和纳米线晶体管两者优势的新型器件，实现减小亚阈值斜率，具有较大的导通电流和较小的源漏接触电阻。(二)技术方案本专利技术提供了一种基于共振隧穿的纳米线晶体管，包括：SOI衬底1、隧穿势垒结构2、源区3、漏区4、纳米线5、栅极6、源电极7、漏电极8、栅电极9和绝缘介质层10；隧穿势垒结构2位于SOI衬底1的埋氧化层上；源区3、漏区4和纳米线5通过刻蚀SOI衬底1的顶层硅形成；纳米线5位于源区3和漏区4之间，源区3、漏区4和纳米线5之间不直接连接，通过隧穿势垒结构2相连接；绝缘介质层10形成于源区3、漏区4和纳米线5表面；栅极6形成于纳米线5上方的绝缘介质层10上；源电极7形成于源区3上；漏电极8形成于漏区4上；栅电极9形成于栅极6上。为达上述目的，本专利技术还提供了一种基于共振隧穿的纳米线晶体管的制备方法，包括：在SOI衬底1上制作热氧化层，并对热氧化层之下的SOI衬底1进行掺杂；对热氧化层依次进行电子束曝光、二氧化硅刻蚀，然后对掺杂后的SOI衬底1进行硅刻蚀，露出SOI衬底1的埋氧层，得到纳米沟槽；对纳米沟槽侧面进行腐蚀，实现侧面原子级的平整；通过原子层沉积ALD沉积SiO2实现对纳米沟槽的完全填充；去除原子层沉积沉积的SiO2和热氧的SiO2层，只保留纳米沟槽内的SiO2，形成双势垒结构；对制成双势垒结构后的衬底通过电子束曝光和刻蚀操作，制作纳米线5、源区3和漏区4；在源区3、漏区4和沟道区表面生成绝缘介质层10；在绝缘介质层10上覆盖导电层；在导电层上制作出栅极6；在源区3、漏区4和栅极6上分别制作源电极7、漏电极8和栅电极9，完成器件的制备。(三)有益效果1、本专利技术提供的基于共振隧穿的纳米线晶体管及其制备方法，通过引入隧穿势垒结构以及多面栅结构有效提高栅控能力，并且基于共振隧穿结构可以实现隧穿输运，减小亚阈值斜率。2、本专利技术提供的基于共振隧穿的纳米线晶体管及其制备方法，通过引入统一重掺杂的纳米线以及源漏区，可以实现较大的导通电流和较小的源漏接触电阻。3、本专利技术提供的基于共振隧穿的纳米线晶体管及其制备方法，通过采用TMAH溶液进行腐蚀，可以在不引入金属污染的同时，对纳米线截面进行原子级平滑，之后通过ALD进行绝缘介质的填充，实现双势垒结构制备，增强了隧穿势垒结构的一致性，保证了共振隧穿的实现。4、本专利技术提供的基于共振隧穿的纳米线晶体管及其制备方法，器件制备对离子注入工艺和退火工艺要求低，工艺简单，与CMOS工艺兼容，便于推广应用。附图说明图1是本专利技术实施例的基于共振隧穿的纳米线晶体管的三维示意图；图2是本专利技术实施例的基于共振隧穿的纳米线晶体管在图1中沿AB线截开后的横截面图；图3是依照本专利技术实施例进行热氧化之后的SOI衬底的三维示意图；图4是依照本专利技术实施例对进行过掺杂的SOI衬底通过电子束曝光(EBL)、刻蚀之后纳米沟槽结构示意图；图5是依照本专利技术实施例通过原子层沉积(ALD)回填纳米沟槽后的结构示意图；图6是依照本专利技术实施例通过回刻刻蚀掉原子层沉积(ALD)沉积的氧化层和热氧的氧化层之后的结构示意图；图7是依照本专利技术实施例在衬底上通过光刻和刻蚀定义出纳米线、源区和漏区后的结构示意图；图8是依照本专利技术实施例制备栅极绝缘介质层，沉积多晶硅，并通过光刻刻蚀定义出栅极后的结构示意图。具体实施方式：为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。如图1所示，图1为是本专利技术实施例的基于共振隧穿的纳米线晶体管的三维示意图，该纳米线晶体管包括：SOI衬底1、隧穿势垒结构2、源区3、漏区4、纳米线5、栅极6、源电极7、漏电极8、栅电极9和绝缘介质层10。源区3、漏区4和纳米线5通过刻蚀SOI衬底1的顶层硅形成，纳米线5位于源区3和漏区4之间，源区3、漏区4和纳米线5之间不直接相连，通过位于SOI衬底1的埋氧化层上的隧穿势垒结构2相连；绝缘介质层10形成于源区3、漏区4和纳米线5表面；栅极6形成于纳米线5上方的绝缘介质层10上；漏电极8形成于漏区4上；源电极7形成于源区3上；栅电极9形成于栅极6上。绝缘介质层10为SiO2，氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、锆钛酸铅压电陶瓷PZT或Al2O3，绝缘介质层10厚度为1至10纳米。绝缘介质层10上覆盖导电层，导电层的导电材料为多晶硅或者铝、铂、镍，导电层厚度为50至400纳米。双势垒结构2是通过原子层沉积(ALD)沉积SiO2实现对纳米沟槽的完全填充，之后去除原子层沉积的二氧化硅和热氧的二氧化硅层，只保留纳米沟槽里的二氧化硅形成的，原子层沉积技术沉积的SiO2厚度为2至30纳米。源电极7、漏电极8和栅电极9是分别通过在源区3、漏区4和栅极6上通过添加电极材料制成。电极材料为铝、金、镍、钛或铂。基于图1所示的基于共振隧穿的纳米线晶体管，本专利技术还提供的一种基于共振隧穿的纳米线晶体管的制备方法，该方法包括以下步骤：步骤1：在SOI衬底1上制作热氧化层；具体的，如图3所示，在1000℃温度下对SOI衬底1的顶层硅表面进行热氧化，热氧时间为20至60分钟，形成10至30纳米厚的热氧化层。SOI衬底1包括顶层硅、埋氧化层、背衬底，埋氧化层位于顶层硅本文档来自技高网...

【技术保护点】
1.一种基于共振隧穿的纳米线晶体管，其特征在于，该纳米线晶体管包括SOI衬底(1)、隧穿势垒结构(2)、源区(3)、漏区(4)、纳米线(5)、栅极(6)、源电极(7)、漏电极(8)、栅电极(9)和绝缘介质层(10)，其中：/n隧穿势垒结构(2)位于SOI衬底(1)的埋氧化层上；/n源区(3)、漏区(4)和纳米线(5)通过刻蚀SOI衬底(1)的顶层硅形成；/n纳米线(5)位于源区(3)和漏区(4)之间，源区(3)、漏区(4)和纳米线(5)之间不直接连接，通过隧穿势垒结构(2)相连接；/n绝缘介质层(10)形成于源区(3)、漏区(4)和纳米线(5)表面；/n栅极(6)形成于纳米线(5)上方的绝缘介质层(10)上；/n源电极(7)形成于源区(3)上；/n漏电极(8)形成于漏区(4)上；/n栅电极(9)形成于栅极(6)上。/n

【技术特征摘要】
1.一种基于共振隧穿的纳米线晶体管，其特征在于，该纳米线晶体管包括SOI衬底(1)、隧穿势垒结构(2)、源区(3)、漏区(4)、纳米线(5)、栅极(6)、源电极(7)、漏电极(8)、栅电极(9)和绝缘介质层(10)，其中：
隧穿势垒结构(2)位于SOI衬底(1)的埋氧化层上；
源区(3)、漏区(4)和纳米线(5)通过刻蚀SOI衬底(1)的顶层硅形成；
纳米线(5)位于源区(3)和漏区(4)之间，源区(3)、漏区(4)和纳米线(5)之间不直接连接，通过隧穿势垒结构(2)相连接；
绝缘介质层(10)形成于源区(3)、漏区(4)和纳米线(5)表面；
栅极(6)形成于纳米线(5)上方的绝缘介质层(10)上；
源电极(7)形成于源区(3)上；
漏电极(8)形成于漏区(4)上；
栅电极(9)形成于栅极(6)上。


2.根据权要求1所述的基于共振隧穿的纳米线晶体管，其特征在于，所述绝缘介质层(10)为SiO2，氮氧化物、TiO2、HfO2、Si3N4、ZrO2、Ta2O5、钛酸锶钡BST、锆钛酸铅压电陶瓷PZT或Al2O3，绝缘介质层(10)厚度为1至10纳米。


3.根据权要求1所述的基于共振隧穿的纳米线晶体管，其特征在于，所述绝缘介质层(10)上覆盖导电层，导电层的导电材料为多晶硅或者铝、铂、镍，导电层厚度为50至400纳米。


4.根据权要求1所述的基于共振隧穿的纳米线晶体管，其特征在于，所述双势垒结构(2)是通过原子层沉积(ALD)沉积SiO2实现对纳米沟槽的完全填充，之后去除原子层沉积的二氧化硅和热氧的二氧化硅层，只保留纳米沟槽里的二氧化硅形成的，原子层沉积技术沉积的SiO2厚度为2至30纳米。


5.根据权利要求1所述的基于共振隧穿的纳米线晶体管，其特征在于，所述源电极(7)、漏电极(8)和栅电极(9)是分别通过在源区(3)、漏区(4)和栅极(6)上通过添加电极材料制成。


6.根据权利要求5所述的基于共振隧穿的纳米线晶体管，其特征在于，所述电极材料为铝、金、镍、钛或铂。


7.一种基于共振隧穿的纳米线晶体管的制备方法，其特征在于，包括以下步骤：
在SOI衬底(1)上制作热氧化层，并对热氧化层之下的SOI衬底(1)进行掺杂；
对热氧化层依次进行电子束曝光、二氧化硅刻蚀，对掺杂后的SOI衬底(1)进行硅刻蚀，露出SOI衬底(1)的埋氧层，得到纳米沟槽；
对纳米沟槽侧面进行腐蚀，实现侧面原子级的平整；
通过原子层沉积(ALD)沉积SiO2实现对纳米沟槽的完全填充；
去除原子层沉积沉积的SiO2和热氧的SiO2层，只保留纳米沟槽内的SiO2，形成双势垒结构；
对制成双势垒结构后的SOI衬底(1)进行电子束曝光和刻蚀操作，制作纳米线(5)、源区(3)和漏区(4)；
在源区(3)、漏区(4)和沟道区表面生成绝...

【专利技术属性】
技术研发人员：赵晓松，韩伟华，郭仰岩，窦亚梅，张晓迪，吴歆宇，杨富华，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：北京;11