一种MIPI DPHY发送电路及设备制造技术

本发明专利技术提供了一种MIPI DPHY发送电路及设备，MIPI DPHY发送电路包括FPGA可重构发送时钟电路，以及与该FPGA可重构发送时钟电路连接的FPGA可重构DPHY_IO发送电路，数据包重组电路，以及与该数据包重组电路连接的FPGA可重构DPHY_IO发送电路，通过FPGA可重构MIPI DPHY发送电路，将MIPI DPHY发送电路与MIPI协议层进行整合设计，调整MIPI DPHY发送电路的驱动能力，能够有效的减少电路面积，提高电路的资源使用率，提高发送性能，提高适配性，还可以满足CSI‑2与DSI多种不同应用场景需求。

A Mipi dphy transmitting circuit and equipment

【技术实现步骤摘要】
一种MIPIDPHY发送电路及设备
本专利技术本专利技术涉及高速串行总线
，更具体地说，涉及一种MIPIDPHY发送电路。
技术介绍
MIPI(MobileIndustryProcessorInterface，移动产业处理器接口)DPHY是移动行业处理器接口的标准通用接口。随着MIPIDPHY接口在移动行业中的应用越来越广泛，对MIPIDPHY支持模式的多样性有了更高的要求。但是，现有MIPIDPHY电路都采用ASIC专用电路实现，不能对应用模式进行灵活配置，专用MIPIDPHY电路不能满足不同应用场景的需求；而且通用MIPIDPHY电路与协议(CSI-2/DSI)电路分别独立，MIPIDPHY与MIPI协议层都需要对电路进行协议处理，存在部分功能重复与资源浪费的问题。
技术实现思路
本专利技术要解决的技术问题在于目前的专用MIPIDPHY电路不能满足不同应用场景的需求，且通用MIPIDPHY电路与协议(CSI-2协议/DSI协议)电路分别独立，MIPIDPHY与MIPI协议层都需要对电路进行协议处理，造成部分功能重复与资源浪费的问题，针对该技术问题，提供了一种MIPIDPHY发送电路。为解决上述技术问题，本专利技术提供一种MIPIDPHY发送电路，所述MIPIDPHY发送电路包括FPGA可重构发送时钟电路，以及与该FPGA可重构发送时钟电路连接的FPGA可重构DPHY_IO发送电路。可选地，所述MIPIDPHY发送电路还包括与数据包重组电路连接的FPGA可重构DPHY_IO发送电路，将待发送数据根据协议进行重新组包后发给FPGA可重构DPHY_IO发送电路。可选地，所述MIPIDPHY发送电路基于CSI-2协议或者DSI协议进行数据传输。可选地，所述FPGA可重构发送时钟电路包括PLL模块和DPHY_IO时钟电路，所述PLL模块包括时钟链路时钟信号输出电路，数据链路时钟信号输出电路，DPHY_IO时钟电路包括分别与时钟链路时钟信号输出电路连接的时钟链路时钟通道，以及与数据链路时钟信号输出电路连接的数据链路时钟通道。可选地，所述时钟链路时钟通道包括分频电路CLKDIV、并串转换模块OSERDES、输入输出缓冲器IOB，所述分频电路CLKDIV接收所述PLL模块发送的时钟通道数据，分频后并行传输给并串转换模块OSERDES，并串转换模块OSERDES将并行数据转换为串行数据传输到输入输出缓冲器IOB。可选地，所述数据链路时钟通道包括分频电路CLKDIV、并串转换模块OSERDES、输入输出缓冲器IOB，所述分频电路CLKDIV接收所述PLL模块发送的数据通道数据，分频后并行传输给并串转换模块OSERDES，并串转换模块OSERDES将并行数据转换为串行数据传输到输入输出缓冲器IOB。可选地，所述FPGA可重构DPHY_IO发送电路包括至多四路数据输出通道。可选地，所述数据输出通道包括DPHY_IO发送电路以及外部模拟电路。可选地，所述DPHY_IO发送电路包括IOL模块以及发送电路，IOL模块用于接收低速数据或者高速数据；发送电路用于将低速数据或者高速数据输出到外部端口；所述外部模拟电路与外部端口连接。进一步地，本专利技术还提供了一种设备，该设备包括如上所述的MIPIDPHY发送电路。有益效果本专利技术实施例提供一种MIPIDPHY发送电路，包括FPGA可重构发送时钟电路，以及与该FPGA可重构发送时钟电路连接的FPGA可重构DPHY_IO发送电路，还包括与数据包重组电路连接的FPGA可重构DPHY_IO发送电路，将待发送数据根据协议进行重新组包后发给FPGA可重构DPHY_IO发送电路，实现了MIPIDPHY发送电路的重构，使得MIPIDPHY能够满足不同场景的不同模式应用需求。附图说明图1为本专利技术实施例一提供的MIPIDPHY发送电路结构示意图；图2为本专利技术实施例一提供的MIPIDPHY发送电路的时钟电路逻辑层电路结构示意图；图3为本专利技术实施例一提供的MIPIDPHY发送电路的DPHY_IO发送电路结构示意图；图4为本专利技术实施例二提供的MIPIDPHY发送电路的工作流程示意图。具体实施方式为了使本专利技术的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本专利技术实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。实施例一：为了解决现有专用MIPIDPHY电路不能满足不同应用场景的需求，且通用MIPIDPHY电路与协议(CSI-2/DSI)电路分别独立，MIPIDPHY与MIPI协议层都需要对电路进行协议处理，造成部分功能重复与资源浪费的问题，针对该技术问题，提供了一种MIPIDPHY发送电路。应当理解的是，本专利技术是采用FPGA((Field－ProgrammableGateArray，现场可编程门阵列)来实现MIPIDPHY发送电路的可重构。请参见图1，图1为本专利技术实施例提供的MIPIDPHY发送电路结构示意图。MIPIDPHY发送电路包括FPGA可重构发送时钟电路、与该FPGA可重构发送时钟电路连接的FPGA可重构DPHY_IO发送电路、数据包重组电路prg_tx_hs_pkg以及与该数据包重组电路连接的FPGA可重构DPHY_IO发送电路，下文将与FPGA可重构发送时钟电路连接的FPGA可重构DPHY_IO发送电路简称为DPHY_IO时钟电路，将与数据包重组电路连接的FPGA可重构DPHY_IO发送电路简称为DPHY_IO发送电路。本实施例中，FPGA可重构发送时钟电路为PLL模块，PLL模块可以根据用户配置产生需要的时钟，需要说明的是，产生的时钟有两种类型，一种是时钟通路的时钟，另一种是数据通路的时钟，两个时钟保持一定的相位关系，以满足数字电路所需要的建立保持时间。DPHY_IO时钟电路接收PLL模块通过hs_clk和hs_clk_i分别传输过来的时钟通道的时钟和数据通道的时钟，由时钟通道输出。数据包重组电路prg_tx_hs_pkg用来将接收到的用户数据按照协议要求，重新组包送给DPHY_IO发送电路，由数据通道输出。需要说明的是，数据包重组电路将接受到的用户数据进行处理，根据协议要求转换成能被DPHY_IO发送电路接收处理的格式再重新组包发送出去。本实施例中，将MIPIDPHY发送电路与CSI-2协议/DSI协议进行整合，也就是说，MIPIDPHY发送电路可以基于CSI-2协议或者DSI协议进行数据传输，具体选择哪一种协议由用户自己决定，这种方式能有效降低电路面积，提高电路的资源使用率。本实施例中，MIPIDPHY发送电路采用的是一对源同步的时钟和一到四对差分时钟数据线来进行数据传输，需要说明的是，时钟通道是单向的，数据通道是单向或者双向的。本实施例中，时钟信号的传输参见图2。PLL模块包括clk_in、clkout0、clkout1、时钟链路时钟信号输出电路以及数据链路时钟信号输出电路，DPHY_IO时钟电路包括分别与时钟链路时钟信号输出电路连接的时钟链路时钟通道，以及与数据链路时钟信号输出电路连接的数据链路时钟通道，时钟链路时钟通道包括分频电路CLKDIV、并串转换模块OSERDES、输入输出缓冲器IOB，数据链路时钟通道包括分频电路CLK本文档来自技高网...

【技术保护点】
1.一种MIPI DPHY发送电路，其特征在于，包括FPGA可重构发送时钟电路，以及与该FPGA可重构发送时钟电路连接的FPGA可重构DPHY_IO发送电路。

【技术特征摘要】
1.一种MIPIDPHY发送电路，其特征在于，包括FPGA可重构发送时钟电路，以及与该FPGA可重构发送时钟电路连接的FPGA可重构DPHY_IO发送电路。2.如权利要求1所述的MIPIDPHY发送电路，其特征在于，还包括数据包重组电路，以及与该数据包重组电路连接的FPGA可重构DPHY_IO发送电路，将待发送数据根据协议进行重新组包后发给FPGA可重构DPHY_IO发送电路。3.如权利要求1所述的MIPIDPHY发送电路，其特征在于，所述MIPIDPHY发送电路基于CSI-2协议或者DSI协议进行数据传输。4.如权利要求1-3任一项所述的MIPIDPHY发送电路，其特征在于，所述FPGA可重构发送时钟电路包括PLL模块和DPHY_IO时钟电路，所述PLL模块包括时钟链路时钟信号输出电路，数据链路时钟信号输出电路，DPHY_IO时钟电路包括分别与时钟链路时钟信号输出电路连接的时钟链路时钟通道，以及与数据链路时钟信号输出电路连接的数据链路时钟通道。5.如权利要求4所述的MIPIDPHY发送电路，其特征在于，所述时钟链路时钟通道包括分频电路CLKDIV、并串转换模块OSERDES、输入输出缓冲器IOB，所述分频电路CLKDIV接收所述...

【专利技术属性】
技术研发人员：刘兴宗，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东,44