铁电氧化物存储器器件制造技术

公开了一种垂直铁电NAND存储器系统和制造方法。垂直铁电NAND存储器系统可以包括水平层的堆叠和垂直结构。可以在半导体衬底上形成水平层的堆叠。水平层的堆叠可以包括与多个绝缘层交替的多个栅电极层。栅电极层可以包括与绝缘线交替的导电线。绝缘线可以由绝缘材料形成。导电线由包括W的金属形成。垂直结构可以垂直延伸穿过水平层的堆叠。垂直结构可以包括铁电氧化物层、垂直沟道结构。垂直沟道结构可以由半导体材料形成。

Ferroelectric oxide memory devices

【技术实现步骤摘要】
【国外来华专利技术】铁电氧化物存储器器件相关申请本申请要求于2017年1月20日提交的序号为62/448,677的美国临时申请的优先权和权益，该美国临时申请通过引用整体并入本文。
本公开一般涉及半导体器件和非易失性存储器晶体管，并且更具体地涉及三维非易失性存储器器件和制造方法。
技术介绍
铁电存储器作为能够高速操作的非易失性存储器而一直受到关注。铁电存储器是使用铁电物质的自发极化的存储器，并且包括作为晶体管和电容器的组合的电容器类型，以及用作晶体管的栅极绝缘膜的晶体管类型。铁电场效应晶体管(FeFET)是非易失性存储器器件，其可以以垂直配置而被构建。无论FeFET是否被整合为平面二维或垂直三维存储器晶体管，FeFET存储器器件的许多技术挑战仍然存在。例如，已知一些FeFET存储器器件遭受有限的数据保持时间(即，在没有外部功率的情况下与极化状态的变化相关联的时间)，其效果与去极化场的存在相关联。因此，需要具有改进的数据保持和可缩放性的FeFET存储器器件。
技术实现思路
根据第一方面，一种制造三维NAND的方法包括以下步骤：通过水平层的堆叠形成垂直开口，从而暴露半导体衬底并在所述垂直开口的侧壁上暴露所述水平层的堆叠；用垂直铁电氧化物层对所述垂直开口的所述侧壁形成衬里；在所述垂直铁电氧化物层上方形成半导体层；在所述半导体层上方用绝缘材料填充所述垂直开口；在所述堆叠的顶表面上创建字线掩蔽；穿过所述堆叠蚀刻未掩蔽的区域以沿着所述字线形成沟槽；并用所述绝缘材料填充所述沟槽。在某些方面，该方法可以包括在所述垂直铁电氧化物层上方形成界面氧化物层。在某些方面，所述半导体层可以包括多晶硅。在某些方面，所述第一材料可以包括氧化硅。在某些方面，所述第二材料可以选自由如下组成的组中：W、Mo、Ru、Ni、Al、Ti、Ta、它们的氮化物、及其组合。在某些方面，所述第二材料可以包括例如W。在某些方面，所述绝缘材料可以包括多晶硅。在某些方面，所述第一材料或第二材料的层可以例如小于约80nm厚。在某些方面，所述第一材料或第二材料的层可以例如小于约70nm厚。在某些方面，所述第一材料或第二材料的层可以例如小于约60nm厚。在某些方面，所述第一材料或第二材料的层可以例如小于约50nm厚。在某些方面，在形成所述交替层的堆叠之后，所述堆叠的所述第二材料未被完全去除。在某些方面，在形成所述交替层的堆叠之后，所述堆叠的所述第二材料未被完全替换。在某些方面，所述堆叠的所述第二材料不是牺牲材料。在某些方面，所述垂直铁电氧化物层可以包括选自由铪、锆及其组合组成的组中的材料。根据第二方面，一种垂直铁电存储器器件可以包括水平层的堆叠、垂直结构。可以在半导体衬底上形成水平层的堆叠。所述水平层的堆叠可以包括与多个绝缘层交替的多个栅电极层。所述栅电极层可以包括与绝缘线交替的导电线。所述垂直结构可以垂直延伸穿过所述水平层的堆叠。所述垂直结构可以包括铁电氧化物层和垂直沟道结构。所述垂直沟道结构可以由半导体材料形成。在某些方面，在相应的栅电极层和所述垂直沟道结构之间施加电场时，所述铁电氧化物层经历极化状态的变化。在某些方面，所述垂直铁电存储器器件还可以包括在所述铁电氧化物层上方形成的界面氧化物层。在某些方面，所述界面氧化物层可以夹在所述垂直沟道结构和所述铁电氧化物层之间。在某些方面，所述栅电极的导电线可以由金属形成。在某些方面，所述栅电极的导电线可以由金属形成，所述金属选自由如下组成的组中：Cu、Al、Ti、W、Ni、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir、Ag及其组合。在某些方面，所述栅电极的所述导电线可以由包括W的金属形成。在某些方面，所述铁电氧化物层可以包括选自由铪、锆及其组合组成的组中的材料。在某些方面，所述绝缘线可以由绝缘材料形成。在某些方面，所述绝缘材料可以包括氧化硅。根据第二方面，一种制造三维NAND的方法包括以下步骤：在衬底上方形成第一材料和第二材料的交替层的堆叠，其中所述第一材料包括牺牲材料，并且其中所述第二材料包括导电材料；通过所述水平层的堆叠形成垂直开口，从而暴露所述半导体衬底并在所述垂直开口的侧壁上暴露所述水平层的堆叠；沿着所述垂直开口的侧壁和所述衬底形成半导体层；在所述半导体层上方填充绝缘材料；在所述垂直开口中在所述半导体层上填充绝缘材料；通过所述水平层的堆叠形成垂直开口，从而暴露所述半导体衬底并在所述垂直开口的侧壁上暴露所述水平层的堆叠；通过所述垂直开口选择性地去除所述堆叠的所述第二材料的一部分以形成凹槽；沿着所述垂直开口的所述侧壁形成铁电氧化物层；在所述铁电氧化物层上方形成氮化物膜；将钨填充到所述凹槽中；在所述堆叠的顶表面上创建字线掩蔽；穿过所述堆叠蚀刻未掩蔽的区域以沿着所述字线形成沟槽；并用所述绝缘材料填充所述沟槽。在某些方面，所述半导体层可以包括多晶硅。在某些方面，所述牺牲材料可以包括Si3N4。在某些方面，所述第二材料选自由如下组成的组中：W、Mo、Ru、Ni、Al、Ti、Ta、它们的氮化物、及其组合。在某些方面，第二材料可以优选为W。在某些方面，绝缘材料可以包括氧化硅。在某些方面，所述第一材料或第二材料的层可以例如小于约80nm厚。在某些方面，所述第一材料或第二材料的层可以例如小于约70nm厚。在某些方面，所述第一材料或第二材料的层可以例如小于约60nm厚。在某些方面，所述第一材料或第二材料的层可以例如小于约50nm厚。附图说明通过参考以下说明书和附图，可以容易地理解本专利技术的这些和其他优点，其中：图1图示出了根据本公开内容的一个方面的示例性三维铁电氧化物存储器器件的横截面图。图2图示出了第一材料和第二材料的交替层的堆叠的横截面图。图3图示出了根据一个实施例的制造三维NAND的方法的流程图。图4继续地图示出了根据图3的方法的流程图。图5图示出了根据另一个实施例的制造三维NAND的方法的流程图。图6继续地图示出了根据图5的方法的流程图。具体实施方式以下可以参考附图描述本公开的优选实施例。在以下描述中，没有详细描述公知的功能或构造，因为它们可能以不必要的细节模糊本公开。对于本公开，以下术语和定义将适用。本说明书中对“一个实施例”或“实施例”的引用意指结合该实施例描述的特定特征、结构或特性被包括在所要求保护的主题的至少一个实施例中。因此，贯穿本说明书在各个地方出现的短语“在一个实施例中”或“实施例”不一定都指代相同的实施例。此外，可以在一个或多个实施例中组合特定特征、结构或特性。应当理解，本文所使用的术语“垂直”和“水平”是指图中彼此垂直的特定取向，并且这些术语不是对本文所述的具体实施例的限制。说明书中的术语第一、第二等被用于在相似元件之间进行区分，而不一定用于描述顺序或时间顺序。应当理解，如此使用的术语在适当的情况下是可互换的，并且本文所描述的本公开的实施例能够以不同于本文描述或图示的顺序来操作。如此使用的术语在适当的情况下是可互换的，并且本文所描述的本公开的实施例可以以不同于本文描述或图示的其他取向来操作。另外，通过研究附图、公开内容和所附权利要求，本领域技术人员在实践所要求保护的公开内容时可以理解和实现对所公开的实施例的变型。在权利要求中，词语“包括”不排除其他元件或步骤，并且不定冠词“一”本文档来自技高网...

【技术保护点】
1.一种制造三维NAND的方法，包括：在衬底上方形成第一材料和第二材料的交替层的堆叠，其中所述第一材料包括绝缘材料，并且其中所述第二材料包括导电材料；通过水平层的堆叠形成垂直开口，从而暴露半导体衬底并在所述垂直开口的侧壁上暴露所述水平层的堆叠；用垂直铁电氧化物层对垂直开口的所述侧壁形成衬里；在所述垂直铁电氧化物层上方形成半导体层；在所述半导体层上方用绝缘材料填充所述垂直开口；在所述堆叠的顶表面上创建字线掩蔽；穿过所述堆叠蚀刻未掩蔽的区域以沿着所述字线形成沟槽；和用所述绝缘材料填充所述沟槽。

【技术特征摘要】
【国外来华专利技术】2017.01.20 US 62/448,6771.一种制造三维NAND的方法，包括：在衬底上方形成第一材料和第二材料的交替层的堆叠，其中所述第一材料包括绝缘材料，并且其中所述第二材料包括导电材料；通过水平层的堆叠形成垂直开口，从而暴露半导体衬底并在所述垂直开口的侧壁上暴露所述水平层的堆叠；用垂直铁电氧化物层对垂直开口的所述侧壁形成衬里；在所述垂直铁电氧化物层上方形成半导体层；在所述半导体层上方用绝缘材料填充所述垂直开口；在所述堆叠的顶表面上创建字线掩蔽；穿过所述堆叠蚀刻未掩蔽的区域以沿着所述字线形成沟槽；和用所述绝缘材料填充所述沟槽。2.根据权利要求1所述的方法，还包括在所述垂直铁电氧化物层上方形成界面氧化物层。3.根据权利要求1所述的方法，其中，所述半导体层包括多晶硅。4.根据权利要求1所述的方法，其中，所述第一材料包括氧化硅。5.根据权利要求1所述的方法，其中，所述第二材料选自由如下组成的组中：W、Mo、Ru、Ni、Al、Ti、Ta、它们的氮化物、及其组合。6.根据权利要求1所述的方法，其中，所述第二材料包括W。7.根据权利要求1所述的方法，其中，所述绝缘材料包括多晶硅。8.根据权利要求1所述的方法，其中，所述第一材料或第二材料的层小于约80nm厚。9.根据权利要求1所述的方法，其中，所述第一材料或第二材料的层小于约70nm厚。10.根据权利要求1所述的方法，其中，所述第一材料或第二材料的层小于约60nm厚。11.根据权利要求1所述的方法，其中，所述第一材料或第二材料的层小于约50nm厚。12.根据权利要求1所述的方法，其中，在形成所述交替层的堆叠之后，所述堆叠的所述第二材料未被完全去除。13.根据权利要求1所述的方法，其中，在形成所述交替层的堆叠之后，所述堆叠的所述第二材料未被完全替换。14.根据权利要求1所述的方法，其中，所述堆叠的所述第二材料不是牺牲材料。15.根据权利要求2所述的方法，其中，所述垂直铁电氧化物层包括选自由铪、锆及其组合组成的组中的材料。16.一种垂直铁电存储器器件，包括：形成在半导体衬底上的水平层的堆叠，所述水平层的堆叠包括与多个绝缘层交替的多个栅电极层，其中，所述栅电极层包括与绝缘线交替的导电线；和垂直延伸穿过所述水平层的堆叠的垂直结构，所述垂直结构包括铁电氧化物层；和垂直沟道结构，其中，所述垂直沟道结构由半导体材料形成。17.根据权利要求16所述的垂直铁电存储器器件，其中，在相应的栅电极层和所述垂直沟道结构之间施加电场时，所述铁电氧化物层经历极化状态的变化。18.根据权利要求16所述的垂直铁电存储器器件，还包括形成在所述铁电氧化物层上方的界面氧化物层。1...

【专利技术属性】
技术研发人员：李卫民，
申请(专利权)人：李卫民，
类型：发明
国别省市：美国,US