一种多接口和多协处理器的芯片制造技术

本发明专利技术实施例涉及一种多接口和多协处理器的芯片，其特征在于，所述芯片包括：主处理器；第一高速数据总线；存储模块组，存储模块组包括第一存储模块组和第二存储模块组；第二高速数据总线；内存模块；协处理器模块组，协处理器模块组包括多个协处理器；第一低速数据总线；安全模块组，安全模块组包括第一安全模块组和第二安全模块组；第二低速数据总线；接口模块组，接口模块组包括第一接口模块组和第二接口模块组。本发明专利技术实施例集成了多种通讯接口能同时与多接口的外设完成数据传输；集成了多种协处理器能同时满足多种数据加解密要求；集成了多种安全模块能及时应对多种外部攻击。

A Multi-Interface and Multi-Coprocessor Chip

【技术实现步骤摘要】
一种多接口和多协处理器的芯片
本专利技术涉及安全应用芯片
，尤其涉及一种多接口和多协处理器的芯片。
技术介绍
在大数据高交易量的互联网时代，信息安全是行业安全的基石。2010年国家商用密码管理办公室陆续发布了与支付交易各流程对应的系列国产商密算法，简称SM算法。2015至2018年，全国金融机构纷纷着手建设支付体系的双密码体系——在兼容国际算法的同时，全面启动国密SM系列算法的金融应用支持工作。为适应该项工作，在应用中使用到的设备都需完成双密兼容升级。现有的技术方案是在原设备的业务芯片外部通过增加外设的方式再挂接一个SM计算芯片，如此一来，设备主机板需要进行全版重构导致面积增大、功耗增加、替换成本增加。
技术实现思路
本专利技术的目的，就是针对上述技术缺陷，提供一种多接口和多协处理器的芯片。通过使用本专利技术提供的芯片，客户可以在一个单片上就可实现多接口通讯与多算法计算的目的，从而解决了现有多片方案的面积大、功耗大、成本高等问题，也避免了额外的针对片间数据传输的安全防护电路设计，降低了实现难度。为实现上述目的，本专利技术提供了一种多接口和多协处理器的芯片，包括：主处理器、第一高速数据总线、存储模块组、第二高速数据总线、内存模块、协处理器模块组、第一低速数据总线、安全模块组、第二低速数据总线和接口模块组；所述主处理器，用于处理所述存储模块组的应用数据读写任务和代码读写任务，用于处理所述内存模块的内存数据读写任务，用于处理所述协处理器模块组的数据加解密任务，用于处理所述安全模块组的主动式调度任务和防御式调度任务，用于处理所述接口模块组的接口数据接收任务和接口数据发送任务；所述第一高速数据总线，用于连接所述主处理器与所述存储模块组；所述存储模块组，包括第一存储模块组和第二存储模块组；所述第一存储模块组用于处理所述应用数据读写任务，所述第一存储模块组包括多个第一存储模块，分别通过所述第一高速数据总线与所述主处理器连接；所述第二存储模块组用于处理所述代码读写任务，所述第二存储模块组包括多个第二存储模块，分别通过所述第一高速数据总线与所述主处理器连接；所述第二高速数据总线，用于连接所述主处理器与所述内存模块、所述协处理器模块组、所述接口模块组、所述第一低速数据总线和所述第二低速数据总线；所述内存模块，用于处理所述内存数据读写任务，所述内存模块通过所述第二高速数据总线与所述主处理器连接；所述协处理器模块组，用于处理所述数据加解密任务，所述协处理器模块组包括多个协处理器分别通过所述第二高速数据总线与所述主处理器连接；所述第一低速数据总线，用于连接所述第二高速数据总线和所述安全模块组；所述安全模块组，包括第一安全模块组和第二安全模块组；所述第一安全模块组用于处理所述主动式调度任务，所述第一安全模块组包括第一安全模块，通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二安全模块组用于处理所述防御式调度任务，所述第二安全模块组包括多个第二安全模块，分别通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二低速数据总线，用于连接所述第二高速数据总线和所述接口模块组；所述接口模块组，包括第一接口模块组和第二接口模块组；所述第一接口模块组用于处理第一接口数据接收任务和第一接口数据发送任务，所述第一接口模块组包括多个第一接口模块，分别通过所述第二低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二接口模块组用于处理第二接口数据接收任务和第二接口数据发送任务，所述第二接口模块组包括多个第二接口模块，分别通过所述第二高速数据总线与所述主处理器连接。进一步的，所述多个第一存储模块具体为第一一类存储模块、第二一类存储模块和第三一类存储模块；所述第一一类存储模块用于密钥数据存储，所述第二一类存储模块用于一次性数据存储，所述第三一类存储模块用于应用数据存储；所述多个第二存储模块具体为第一二类存储模块和第二二类存储模块；所述第一二类存储模块用于不可修改执行代码存储，所述第二二类存储模块用于可修改执行代码存储。进一步的，所述第一存储模块组具体用于，当所述主处理器通过所述第一高速数据总线向所述第一存储模块发送应用数据读写指令之后，所述第一存储模块根据获取的所述应用数据读写指令进行本地应用数据读写处理并生成第一执行结果，所述第一存储模块通过所述第一高速数据总线向所述主处理器发送所述第一执行结果；所述第二存储模块组具体用于，当所述主处理器通过所述第一高速数据总线向所述第二存储模块发送代码读写指令之后，所述第二存储模块根据获取的所述代码读写指令进行本地代码读写处理并生成第二执行结果，所述第二存储模块通过所述第一高速数据总线向所述主处理器发送所述第二执行结果。进一步的，所述多个协处理器具体为第一协处理器、第二协处理器、第三协处理器、第四协处理器、第五协处理器、第六协处理器、第七协处理器、第八协处理器和第九协处理器。进一步的，所述协处理器模块组具体用于，当所述主处理器通过所述第二高速数据总线向所述协处理器发送加解密数据之后，所述协处理器根据获取的所述加解密数据进行本地计算处理并生成第三执行结果，所述协处理器通过所述第二高速数据总线向所述主处理器发送所述第三执行结果。进一步的，所述第一安全模块具体为第一一类安全模块，所述第一一类安全模块用于安全固件加载处理；所述多个第二安全模块具体为第一二类安全模块、第二二类安全模块、第三二类安全模块、第四二类安全模块和第五二类安全模块，所述第一二类安全模块用于自毁处理，所述第二二类安全模块用于内嵌存储器保护处理，所述第三二类安全模块用于环境参数监测处理，所述第四二类安全模块用于防SPA/DPA攻击处理，所述第五二类安全模块用于外部入侵传感器处理。进一步的，所述第一安全模块组具体用于，当所述主处理器通过所述第二高速数据总线连接所述第一低速数据总线向所述第一安全模块发送主动任务启动指令之后，所述第一安全模块根据获取的所述主动任务启动指令进行本地任务处理并生成第四执行结果，所述第一安全模块通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器发送所述第四执行结果；所述第二安全模块组具体用于，当所述第二安全模块的报警条件满足之后，所述第二安全模块生成中断标识，所述第二安全模块通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器发送所述中断标识，所述主处理器根据获取的所述中断标识进行本地任务处理生成防御任务启动指令，所述主处理器通过所述第二高速数据总线连接所述第一低速数据总线向所述第二安全模块发送所述防御任务启动指令，所述第二安全模块根据获取的所述防御任务启动指令进行本地任务处理并生成第五执行结果，所述第二安全模块通过所述第一低速数据总线连接所述第二高速数据总线向所述主处理器发送所述第五执行结果。进一步的，所述多个第一接口模块具体为第一一类接口模块、第二一类接口模块、第三一类接口模块、第四一类接口模块、第五一类接口模块、第六一类接口模块、第七一类接口模块、第八一类接口模块和第九一类接口模块；所述多个第二接口模块具体为第一二类接口模块和第二二类接口模块。进一步的，所述第一接口模块组具体用于，当所述第一接口模块获取外部设备发送的第一接收数据发送请求之后，所述第一接本文档来自技高网...

【技术保护点】
1.一种多接口和多协处理器的芯片，其特征在于，所述芯片包括：主处理器、第一高速数据总线、存储模块组、第二高速数据总线、内存模块、协处理器模块组、第一低速数据总线、安全模块组、第二低速数据总线和接口模块组；所述主处理器，用于处理所述存储模块组的应用数据读写任务和代码读写任务，用于处理所述内存模块的内存数据读写任务，用于处理所述协处理器模块组的数据加解密任务，用于处理所述安全模块组的主动式调度任务和防御式调度任务，用于处理所述接口模块组的接口数据接收任务和接口数据发送任务；所述第一高速数据总线，用于连接所述主处理器与所述存储模块组；所述存储模块组，包括第一存储模块组和第二存储模块组；所述第一存储模块组用于处理所述应用数据读写任务，所述第一存储模块组包括多个第一存储模块，分别通过所述第一高速数据总线与所述主处理器连接；所述第二存储模块组用于处理所述代码读写任务，所述第二存储模块组包括多个第二存储模块，分别通过所述第一高速数据总线与所述主处理器连接；所述第二高速数据总线，用于连接所述主处理器与所述内存模块、所述协处理器模块组、所述接口模块组、所述第一低速数据总线和所述第二低速数据总线；所述内存模块，用于处理所述内存数据读写任务，所述内存模块通过所述第二高速数据总线与所述主处理器连接；所述协处理器模块组，用于处理所述数据加解密任务，所述协处理器模块组包括多个协处理器分别通过所述第二高速数据总线与所述主处理器连接；所述第一低速数据总线，用于连接所述第二高速数据总线和所述安全模块组；所述安全模块组，包括第一安全模块组和第二安全模块组；所述第一安全模块组用于处理所述主动式调度任务，所述第一安全模块组包括第一安全模块，通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二安全模块组用于处理所述防御式调度任务，所述第二安全模块组包括多个第二安全模块，分别通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二低速数据总线，用于连接所述第二高速数据总线和所述接口模块组；所述接口模块组，包括第一接口模块组和第二接口模块组；所述第一接口模块组用于处理第一接口数据接收任务和第一接口数据发送任务，所述第一接口模块组包括多个第一接口模块，分别通过所述第二低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二接口模块组用于处理第二接口数据接收任务和第二接口数据发送任务，所述第二接口模块组包括多个第二接口模块，分别通过所述第二高速数据总线与所述主处理器连接。...

【技术特征摘要】
1.一种多接口和多协处理器的芯片，其特征在于，所述芯片包括：主处理器、第一高速数据总线、存储模块组、第二高速数据总线、内存模块、协处理器模块组、第一低速数据总线、安全模块组、第二低速数据总线和接口模块组；所述主处理器，用于处理所述存储模块组的应用数据读写任务和代码读写任务，用于处理所述内存模块的内存数据读写任务，用于处理所述协处理器模块组的数据加解密任务，用于处理所述安全模块组的主动式调度任务和防御式调度任务，用于处理所述接口模块组的接口数据接收任务和接口数据发送任务；所述第一高速数据总线，用于连接所述主处理器与所述存储模块组；所述存储模块组，包括第一存储模块组和第二存储模块组；所述第一存储模块组用于处理所述应用数据读写任务，所述第一存储模块组包括多个第一存储模块，分别通过所述第一高速数据总线与所述主处理器连接；所述第二存储模块组用于处理所述代码读写任务，所述第二存储模块组包括多个第二存储模块，分别通过所述第一高速数据总线与所述主处理器连接；所述第二高速数据总线，用于连接所述主处理器与所述内存模块、所述协处理器模块组、所述接口模块组、所述第一低速数据总线和所述第二低速数据总线；所述内存模块，用于处理所述内存数据读写任务，所述内存模块通过所述第二高速数据总线与所述主处理器连接；所述协处理器模块组，用于处理所述数据加解密任务，所述协处理器模块组包括多个协处理器分别通过所述第二高速数据总线与所述主处理器连接；所述第一低速数据总线，用于连接所述第二高速数据总线和所述安全模块组；所述安全模块组，包括第一安全模块组和第二安全模块组；所述第一安全模块组用于处理所述主动式调度任务，所述第一安全模块组包括第一安全模块，通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二安全模块组用于处理所述防御式调度任务，所述第二安全模块组包括多个第二安全模块，分别通过所述第一低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二低速数据总线，用于连接所述第二高速数据总线和所述接口模块组；所述接口模块组，包括第一接口模块组和第二接口模块组；所述第一接口模块组用于处理第一接口数据接收任务和第一接口数据发送任务，所述第一接口模块组包括多个第一接口模块，分别通过所述第二低速数据总线连接所述第二高速数据总线与所述主处理器连接；所述第二接口模块组用于处理第二接口数据接收任务和第二接口数据发送任务，所述第二接口模块组包括多个第二接口模块，分别通过所述第二高速数据总线与所述主处理器连接。2.根据权利要求1所述芯片，其特征在于，所述多个第一存储模块具体为第一一类存储模块、第二一类存储模块和第三一类存储模块；所述第一一类存储模块用于密钥数据存储，所述第二一类存储模块用于一次性数据存储，所述第三一类存储模块用于应用数据存储；所述多个第二存储模块具体为第一二类存储模块和第二二类存储模块；所述第一二类存储模块用于不可修改执行代码存储，所述第二二类存储模块用于可修改执行代码存储。3.根据权利要求1所述芯片，其特征在于，所述第一存储模块组具体用于，当所述主处理器通过所述第一高速数据总线向所述第一存储模块发送应用数据读写指令之后，所述第一存储模块根据获取的所述应用数据读写指令进行本地应用数据读写处理并生成第一执行结果，所述第一存储模块通过所述第一高速数据总线向所述主处理器发送所述第一执行结果；所述第二存储模块组具体用于，当所述主处理器通过所述第一高速数据总线向所述第二存储模块发送代码读写指令之后，所述第二存储模块根据获取的所述代码读写指令进行本地代码读写处理并生成第二执行结果，所述第二存储模块通过所述第一高速数据总线向所述主处理器发送所述第二执行结果。4.根据权利要求1所述芯片，其特征在于，所述多个协处理器具体为第一协处理器、第二协处理器、第三协处理器、第四协处理器、第五协处理器、第六协处理器、第七协处理器、第八协处理器和第九协处理器。5.根据权利要求1所述芯片，其特征在于，所述协处理器模块组具体用于，当所述主处理器通过所述第二高速数据总线向所述协处理器发送加解密数据之后，所述协处理器根据获取的所述加解密数据进行本地计算处理并生成第三执行结果，所述协处理器通过所述第二高速数据总线向所述主处理器发送所述第三执行结果。6.根据权利要求1所述芯片，其特征在于，所述第一安全模块具体为第一一类安全模块，所述第一一类安全模块用于安全固件加载处理；所述多个第二安全模块具体为第一二类安全模块、第二二类安全模块、第三二类安全模块、第四二类安全模块和第五二类安全模块，所述第一二类安全...

【专利技术属性】
技术研发人员：李立，范振伟，焦英华，李凌浩，于飞洋，
申请(专利权)人：兆讯恒达微电子技术北京有限公司，
类型：发明
国别省市：北京,11