二进制至格雷转换电路和FIFO存储器制造技术

本公开的各实施例涉及二进制至格雷转换电路和FIFO存储器。公开了一种用于执行二进制至格雷转换的电路。第一二进制信号表示目标值并且第二二进制信号存储在寄存器中。确定一组二进制候选值，其中每个二进制候选值的相应的格雷等效具有距第二二进制值的格雷等效为1的汉明距离。根据第一二进制信号和第二二进制信号的选择二进制候选值中的一个。在寄存器的输入处提供所选择的二进制候选值。通过确定所选择的二进制候选值的格雷编码等效来生成编码信号。

Binary to Gray Conversion Circuit and FIFO Memory

【技术实现步骤摘要】
二进制至格雷转换电路和FIFO存储器
本技术一般涉及二进制至格雷转换电路、以及相关的FIFO存储器和集成电路。
技术介绍
促进以不同频率计时的组件之间的系统中的数据交换的可能方法包括如在例如欧洲专利文献EP2362318A1中描述的先入先出(FIFO)存储器。可以经由用于读/写操作的单独逻辑块来访问这样的FIFO存储器，其可以属于单独的时钟域。具体地，FIFO存储器的操作可以包括响应于第一时钟域而写入以及响应于第二时钟域而进行读取。FIFO存储器电路可以包括存储区，例如，用多个寄存器实现的寄存器组。此外，FIFO存储器包括：写接口，被配置为生成指示用于写操作的存储区中的地址/存储位置的写指针；以及读接口，被配置为生成指示用于读操作的存储区中的地址/存储位置的读指针。因此，FIFO存储器可以耦合到第一数字电路和第二数字电路，第一数字电路被配置为向写入接口提供数据以将数据存储在存储区中，第二数字电路被配置为访问读取接口以从存储区读取数据。通常，存储位置的数目是有限的。因此，写接口应该能够确定存储区未满，并且读接口应该能够确定存储区不为空。为此，通常通过比较写指针和读指针来生成控制信号。在这方面，可以通过使用与FIFO相关联的同步电路来促进信号一致性，该同步电路被配置为在写指针和读指针之间提供同步。此外，通常写指针和读指针不作为二进制值交换，但是写指针和读指针从二进制编码转换为格雷编码。格雷码在本领域中是公知的。例如，可以参考用于构造具有给定数目的位的格雷码的美国专利申请公开号2008/0013386A1，为此目的其通过引用并入本文。因此，这种同步涉及例如第一时钟域中的二进制编码写指针的格雷编码操作(写时钟信号)和第二时钟域中的格雷编码操作(读时钟信号)以便再次获得二进制编码写指针。也可以对读指针执行类似的操作。具体地，这种格雷编码确保在写指针和读指针增加时仅单个位改变。实际上，在传统的FIFO存储器中，每个时钟周期写入或读取单个存储位置，例如，分别响应于由第一或第二数字电路提供的写或读使能信号。例如，在该方案中，写指针在每个写时钟周期只能增加一个，从而导致格雷编码的写指针仅改变单个位，即两个连续写指针之间的汉明距离最多是1，从而减少传输过程中可能出现的故障。然而，写接口和/或读接口也可以支持突发模式(burstmode)，其中可以在单个时钟周期中写入或读取多个存储位置，从而通过可能大于一个的存储位置的数目来增加写指针或读指针。然而，二进制编码的写指针的这种跳转可能在同步期间导致错误，只要这样的增量将导致格雷编码的写指针相对于大于1的汉明距离的先前值的变化。对于读指针也存在类似的问题。
技术实现思路
根据一个实施例，提供了一种二进制至格雷转换电路，其特征在于，包括：输入，被配置为接收第一二进制信号；寄存器，被配置为存储第二二进制信号；预测电路，被配置为接收第二二进制信号，并且提供一组二进制候选值，其中每个二进制候选值的相应的格雷等效与第二二进制信号的格雷等效具有1的汉明距离；仲裁器，被配置为根据第一二进制信号和第二二进制信号，选择二进制候选值中的一个二进制候选值，其中所选择的二进制候选值被提供给寄存器；和编码器块，被配置为接收所选择的二进制候选值，并且输出所选择的二进制候选值的格雷编码等效。根据一个实施例，其特征在于，第一二进制信号、第二二进制信号和所选择的二进制候选值的格雷编码等效各自具有给定数目k的位，并且预测电路被配置为提供给定数目k的二进制候选值。根据一个实施例，其特征在于，预测电路包括k个子电路，每个子电路被配置为在输出处提供第i个二进制候选值，其中i＝1...k。根据一个实施例，其特征在于，预测电路包括第一电路，第一电路被配置为接收第二二进制信号，并且通过计算项2k-1与第二二进制信号的值之间的差来提供第一信号。根据一个实施例，其特征在于，子电路各自包括：输入，被配置为接收第二二进制信号；第二电路，被配置为通过选择第二二进制信号的k-i个最高有效位来生成第二信号；第三电路，被配置为通过选择第一信号的i个最低有效位来生成第三信号；和第四电路，被配置为通过组合第二信号和第三信号来生成相应的二进制候选值。根据一个实施例，其特征在于，预测电路包括第一电路，第一电路被配置为接收第二二进制信号，并且通过反转第二二进制信号的位来提供第一信号。根据一个实施例，其特征在于，子电路各自包括：输入，被配置为接收第二二进制信号；第二电路，被配置为通过选择第二二进制信号的k-i个最高有效位来生成第二信号；第三电路，被配置为通过选择第一信号的i个最低有效位来生成第三信号；和第四电路，被配置为通过组合第二信号和第三信号来生成相应的二进制候选值。根据一个实施例，其特征在于，仲裁器与预处理电路相关联，预处理电路被配置为选择一组二进制候选值的、在第二二进制信号的值与第一二进制信号的值之间的二进制候选值，第二二进制信号的值表示下限，并且第一二进制信号的值表示上限或者目标值。根据一个实施例，其特征在于，对于每个二进制候选值，预处理电路包括相应的超范围电路，每个超范围电路被配置为生成相应的屏蔽信号，相应的屏蔽信号指示相应的二进制候选值是否在上限与下限之间。根据一个实施例，其特征在于，仲裁器被配置为忽略具有相应的屏蔽信号的二进制候选值，相应的屏蔽信号指示相应的二进制候选值不在下限与上限之间。根据一个实施例，其特征在于，仲裁器被配置为忽略具有距第二二进制信号的距离大于给定的最大距离的二进制候选值。根据一个实施例，其特征在于，仲裁器被配置为选择具有最大值的二进制候选值。根据一个实施例，其特征在于，仲裁器利用组合逻辑电路实现。根据一个实施例，其特征在于，包括：存储区，包括多个存储位置；写接口，被配置为生成二进制写指针，二进制写指针指示用于将数据写入存储区的存储位置；读接口，被配置为生成二进制读指针，二进制读指针指示用于从存储区读取数据的存储位置；同步电路，被配置为在写接口和读接口之间交换二进制写指针或者二进制读指针，其中同步电路被配置为交换格雷编码信号；和二进制至格雷转换电路，被配置为接收二进制写指针或者二进制读指针，其中由二进制至格雷转换电路确定的二进制候选值的格雷编码等效被提供给同步电路。根据一个实施例，其特征在于，二进制至格雷转换电路包括：寄存器，被配置为存储第二二进制信号；预测电路，被配置为接收第二二进制信号，并且提供一组二进制候选值，其中每个二进制候选值的相应的格雷等效与第二二进制信号的格雷等效具有1的汉明距离；仲裁器，被配置为根据第一二进制信号和第二二进制信号，选择二进制候选值中的一个二进制候选值，其中第一二进制信号是二进制写指针或者二进制读指针，并且其中所选择的二进制候选值被提供给寄存器；和编码器块，被配置为接收所选择的二进制候选值，并且输出所选择的二进制候选值的格雷编码等效。本技术确保了同步期间的信号一致性。而且，与已知的解决方案相比，可以节省面积并且实现更紧凑。具体地，各种实施例基于也可以直接确定二进制指针候选的公式，其可以在简单的、改进的硬件实现中被利用。因此，各种实施例可以通过减少组件的数目来呈现减小的电路面积占用，同时解决前面讨论的各种问题。附图说明现在将参考附图仅通过非限制性示例描述一个或多个实施本文档来自技高网...

【技术保护点】
1.一种二进制至格雷转换电路，其特征在于，包括：输入，被配置为接收第一二进制信号；寄存器，被配置为存储第二二进制信号；预测电路，被配置为接收第二二进制信号，并且提供一组二进制候选值，其中每个二进制候选值的相应的格雷等效与所述第二二进制信号的格雷等效具有1的汉明距离；仲裁器，被配置为根据所述第一二进制信号和所述第二二进制信号，选择所述二进制候选值中的一个二进制候选值，其中所选择的所述二进制候选值被提供给所述寄存器；和编码器块，被配置为接收所选择的所述二进制候选值，并且输出所选择的所述二进制候选值的格雷编码等效。

【技术特征摘要】
2018.02.23 IT 1020180000030081.一种二进制至格雷转换电路，其特征在于，包括：输入，被配置为接收第一二进制信号；寄存器，被配置为存储第二二进制信号；预测电路，被配置为接收第二二进制信号，并且提供一组二进制候选值，其中每个二进制候选值的相应的格雷等效与所述第二二进制信号的格雷等效具有1的汉明距离；仲裁器，被配置为根据所述第一二进制信号和所述第二二进制信号，选择所述二进制候选值中的一个二进制候选值，其中所选择的所述二进制候选值被提供给所述寄存器；和编码器块，被配置为接收所选择的所述二进制候选值，并且输出所选择的所述二进制候选值的格雷编码等效。2.根据权利要求1所述的电路，其特征在于，所述第一二进制信号、所述第二二进制信号和所选择的所述二进制候选值的所述格雷编码等效各自具有给定数目k的位，并且所述预测电路被配置为提供给定数目k的二进制候选值。3.根据权利要求2所述的电路，其特征在于，所述预测电路包括k个子电路，每个子电路被配置为在输出处提供第i个二进制候选值，其中i＝1...k。4.根据权利要求3所述的电路，其特征在于，所述预测电路包括第一电路，所述第一电路被配置为接收所述第二二进制信号，并且通过计算项2k-1与所述第二二进制信号的值之间的差来提供第一信号。5.根据权利要求4所述的电路，其特征在于，所述子电路各自包括：输入，被配置为接收第二二进制信号；第二电路，被配置为通过选择所述第二二进制信号的k-i个最高有效位来生成第二信号；第三电路，被配置为通过选择所述第一信号的i个最低有效位来生成第三信号；和第四电路，被配置为通过组合所述第二信号和所述第三信号来生成相应的二进制候选值。6.根据权利要求3所述的电路，其特征在于，所述预测电路包括第一电路，所述第一电路被配置为接收所述第二二进制信号，并且通过反转所述第二二进制信号的位来提供第一信号。7.根据权利要求6所述的电路，其特征在于，所述子电路各自包括：输入，被配置为接收所述第二二进制信号；第二电路，被配置为通过选择所述第二二进制信号的k-i个最高有效位来生成第二信号；第三电路，被配置为通过选择第一信号的i个最低有效位来生成第三信号；和第四电路，被配置为通过组合所述第二信号和所述第三信号来生成相应的二进制候选值。8.根据权利要求1所述的电路，其特征在于，所述仲裁器与...

【专利技术属性】
技术研发人员：S·M·罗塞利，G·谷亚纳西亚，
申请(专利权)人：意法半导体股份有限公司，
类型：新型
国别省市：意大利,IT