一种锁相环锁定方法、电路及通信收发系统技术方案

本发明专利技术公开了一种锁相环锁定方法、电路及通信收发系统，可编程分频器PDIV产生分频反馈信号接入初始相位对齐器IPA中的初始相位检测器IPD的反馈输入端，参考信号输入该初始相位检测器IPD的参考时钟输入端，该初始相位检测器IPD识别出该反馈信号和参考信号的相位差值，初始相位对齐器IPA中的第一有限状态机FSM接收该初始相位检测器IPD产生的与该相位差值对应数字结果，该第一有限状态机FSM累加该数字结果后控制初始相位对齐器IPA中的第一数字时间转换器DTC对该反馈信号或者该参考信号进行延时，解决了高频率低抖动要求下锁相环延缓锁定时间的问题，使得锁相环的鉴反区域的时间变短，锁相环很快进入正常的工作区域。

A PLL Locking Method, Circuit and Communication Transceiver System

【技术实现步骤摘要】
一种锁相环锁定方法、电路及通信收发系统
本专利技术涉及通信领域，具体而言，涉及一种锁相环锁定方法、电路及通信收发系统。
技术介绍
锁相环(Phase-LockedLoop，简称为PLL)是一种能够将输入和反馈端相位锁定的闭环负反馈电路。它可以将外部的输入信号与其内部振荡器的输出信号作比较，最终实现相位和频率同步。当干扰使相位差变化时，系统会通过反馈来调整振荡器的输出相位，逐渐使相位差减小，最终达到锁定状态。在目前，集成互补金属氧化物半导体(ComplementaryMetalOxideSemiconductor，简称为CMOS)锁相环已成为模拟、数字和射频通信系统中至关重要的模块，一个性能良好的锁相环甚至能够成为评判一个系统优劣的标准。而作为数/模混合锁相环的代表，电荷泵锁相环(ChargePumpPLL，简称为CPPLL)既有低抖动和的低功耗特点，同时它又具有锁定时间短、锁定相差小等性能优势，现已被广泛应用到各个领域。图1是根据相关技术的电荷泵锁相环的系统架构图，如图1所示，传统的电荷泵锁相环由鉴相鉴频器(Phase/FrequencyDetector，简称为PFD)、电荷泵(Ch本文档来自技高网...

【技术保护点】
1.一种锁相环电路，其特征在于：包括初始相位对齐器IPA、鉴相鉴频器PFD、电荷泵CHP、低通滤波器LPF、压控振荡器VCO和可编程分频器PDIV；其中，所述初始相位对齐器IPA与所述鉴相鉴频器PFD连接，所述鉴相鉴频器PFD与所述电荷泵CHP连接，所述电荷泵CHP与所述低通滤波器LPF连接，所述低通滤波器LPF与所述压控振荡器VCO连接，所述压控振荡器VCO和所述可编程分频器PDIV连接，所述可编程分频器PDIV与所述初始相位对齐器IPA连接；所述初始相位对齐器IPA包括初始相位检测器IPD、第一有限状态机FSM和第一数字时间转换器DTC，所述初始相位检测器IPD与所述第一有限状态机FSM连...

【技术特征摘要】
1.一种锁相环电路，其特征在于：包括初始相位对齐器IPA、鉴相鉴频器PFD、电荷泵CHP、低通滤波器LPF、压控振荡器VCO和可编程分频器PDIV；其中，所述初始相位对齐器IPA与所述鉴相鉴频器PFD连接，所述鉴相鉴频器PFD与所述电荷泵CHP连接，所述电荷泵CHP与所述低通滤波器LPF连接，所述低通滤波器LPF与所述压控振荡器VCO连接，所述压控振荡器VCO和所述可编程分频器PDIV连接，所述可编程分频器PDIV与所述初始相位对齐器IPA连接；所述初始相位对齐器IPA包括初始相位检测器IPD、第一有限状态机FSM和第一数字时间转换器DTC，所述初始相位检测器IPD与所述第一有限状态机FSM连接，所述第一有限状态机FSM与所述第一数字时间转换器DTC连接，其中，所述可编程分频器PDIV产生分频反馈信号接入所述初始相位检测器IPD的反馈输入端，参考信号输入所述初始相位检测器IPD的参考时钟输入端，所述初始相位检测器IPD识别出所述反馈信号和所述参考信号的相位差值，所述第一有限状态机FSM接收所述初始相位检测器IPD产生的与所述相位差值对应数字结果，所述第一有限状态机FSM累加所述数字结果后控制第一数字时间转换器DTC对所述反馈信号或者所述参考信号进行延时。2.根据权利要求1所述电路，其特征在于，所述初始相位对齐器IPA还包括：第二有限状态机FSM和第二数字时间转换器DTC；所述初始相位检测器IPD与所述第二有限状态机FSM连接，所述第二有限状态机FSM与所述第二数字时间转换器DTC连接，所述第二有限状态机FSM接收所述初始相位检测器IPD产生的与所述相位差值对应数字结果，所述第二有限状态机FSM累加所述数字结果后控制第二数字时间转换器DTC对所述反馈信号或者参考信号进行延时。3.根据权利要求2所述电路，其特征在于，所述初始相位检测器IPD包括：第一延迟单元、第二延迟单元、第一D型触发器和第二D型触发器；所述参考信号接入所述第一D型触发器的数据接入端，且所述参考信号经过所述第二延迟单元后，接入所述第二D型触发器的时钟输入端；所述反馈信号接入所述第二D型触发器的数据接入端，且所述反馈信号经过所述第一延迟单元后，接入所述第一D型触发器的时钟输入端；所述第一D型触发器的数据接出端接入所述第一有限状态机FSM，所述第一有限状态机FSM累加所述第一D型触发器的数字结果后控制所述第一数字时间转换器DTC对所述参考信号进行延时；所述第二D型触发器的数据接出端接入所述第二有限状态机FSM，所述第二有限状态机FSM累加所述第二D型触发器的数字结果后控制所述第二数字时间转换器DTC对所述反馈信号进行延时。4.根据权利要求3所述电路，其特征在于，所述第一D型触发器的数据输出端和所述第二D型触发器的数据输出端均接入所述同或门，所述同或门接入所述加减计数器，所述加减计数器接入缓冲器，所述缓冲器接入所述第一D型触发器的置1端以及接入所述第二D型触发器的置1端，其中，在所述反馈信号和所述参考信号的相位差值小于所述第一延迟单元和所述第二延迟单元设置的预设第一阈值的情况下，所述第一D型触发器和所述第二D型触发器均输出的高电平，两个所述高电平经过所述同或门后继续产生高电平信号，所述高电平信号经过所述加减计数器计数后，所述加减计数器的计数次数大于预设第二阈值后，所述加减计数器输出高电平经过所述缓冲器控制所述第一D型触发器和所述第二D型触发器的输出电平，切断所述初始相位检测器IPD，保持所述控制第一数字时间转换器DTC和所述控制第二数字时间转换器DTC的控制电平，所述所述初始相位对齐器IPA完成所述反馈信号或者参考信号的相位对齐。5.一种锁相环锁定方法，其特征在于：应用该方法的锁相环电路包括初始相位对齐器IPA、鉴相鉴频器PFD、电荷泵CHP、低通滤波器LPF、压控振荡器VCO和可编程分频器PDIV，其中，所述初始相位对齐器IPA与所述鉴相鉴频器PFD连接，所述鉴相鉴频器PFD与所述电荷泵CHP连接，所述电荷泵CHP与所述低通滤波器LPF连接，所述低通滤波器LPF与所述压控振荡器VCO连接，所述压控振荡器VCO和所述可编程分频器PDIV连接，所述可编程分频器PDIV与所述初始相位对齐器IPA连接；所述可编程分频器PDIV产生分频反馈信号接入初始相位检测器IPD的反馈输入端，参考信号输入所述初始相位检测器IPD的参考时钟输入端，所述初始相位检测器IPD识别出所述反馈信号和所述参考信号的相位差值，第一有限状态机FSM接收所述初始相位检测器IPD产生的与所述相位差值对应数字结果，所述第一有限状态机FSM累加所述数字结果后控制第一数...

【专利技术属性】
技术研发人员：车大志，李方博，丁力，李芹，
申请(专利权)人：苏州兆凯电子有限公司，
类型：发明
国别省市：江苏,32