一种均匀分相输出的耦合式倍频延迟锁相环电路制造技术

本发明专利技术公开了一种均匀分相输出的耦合式倍频延迟锁相环C‑MDLL电路，包括逻辑选择器、同步分频器、压控延迟链、启动电路、鉴相器、电荷泵、内部鉴相转换模块。所述压控延迟链内每个压控延迟单元之间均添加BUFFER缓冲模块用于匹配MUX的传输延迟，保证各分相分布均匀；所述逻辑选择器用于快速切换MDLL的工作模式；所述内部鉴相转换模块用于内部信号鉴相前的对齐调整，以消除传统鉴频方法中因反馈信号经分频环节而引入的延时失配。本发明专利技术不但可有效降低MDLL输出时钟抖动，而且可实现均匀分相输出的性能，降低时间数字量化应用中的非线性误差。

A Coupled Frequency Doubling Delay Phase Locked Loop Circuit with Uniform Phase Separation Output

【技术实现步骤摘要】
一种均匀分相输出的耦合式倍频延迟锁相环电路
本专利技术属于集成电路时钟
，尤其涉及一种均匀分相输出的耦合式倍频延迟锁相环电路。
技术介绍
目前国内外主流的高频高稳定时钟均采用闭环控制技术，具体包括锁相环(PLL)、延迟锁相环(DLL)和耦合式倍频延迟锁相环(MDLL)。比较而言，PLL因采用压控振荡器VCO而具备倍频功能，但随着时间不断积累的VCO误差带来输出时钟明显抖动，限制了输出时钟质量的提高；和PLL不同的是，DLL使用的是压控延时线，时钟抖动积累仅能持续一个输入参考周期，且稳定速度快，构成一种抖动最小的闭环反馈结构，但DLL无法实现倍频功能，应用范围受限。耦合式MDLL结合了PLL和DLL的优点，其工作模式在DLL和PLL两种状态下周期切换，不仅具有DLL的低抖动等优点，还具有PLL的倍频功能。其中耦合式MDLL定期注入的参考时钟起到周期性消除抖动积累的作用，时钟周期注入信号必须与压控延迟链的输出反馈信号相位对齐，通常输出反馈端需要经过分频器分频后与参考注入时钟进入鉴相器，但这样会造成输出反馈端与参考注入时钟之间存在由分频器延时引入的延迟偏差，取消分频器模块通常需要其它本文档来自技高网...

【技术保护点】
1.一种均匀分相输出的耦合式倍频延迟锁相环电路，其特征在于：该电路包括逻辑选择器、同步分频器、均匀分相输出的压控延迟链、鉴相器、电荷泵、启动电路、内部鉴相转换模块和电容CL；其中CLKREF信号为外部输入参考时钟信号，进入逻辑选择器和均匀分相输出的压控延迟链；START信号为外部输入的启动信号，进入逻辑选择器和内部鉴相转换模块；均匀分相输出的压控延迟链产生输出信号OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8和OUTN，其中OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8为该电路的八个均匀分相的输出时钟信号，OUT1信号进入内部鉴相...

【技术特征摘要】
1.一种均匀分相输出的耦合式倍频延迟锁相环电路，其特征在于：该电路包括逻辑选择器、同步分频器、均匀分相输出的压控延迟链、鉴相器、电荷泵、启动电路、内部鉴相转换模块和电容CL；其中CLKREF信号为外部输入参考时钟信号，进入逻辑选择器和均匀分相输出的压控延迟链；START信号为外部输入的启动信号，进入逻辑选择器和内部鉴相转换模块；均匀分相输出的压控延迟链产生输出信号OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8和OUTN，其中OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7、OUT8为该电路的八个均匀分相的输出时钟信号，OUT1信号进入内部鉴相转换模块，OUTN信号进入同步分频器和内部鉴相转换模块；同步分频器产生输出信号FDIN，FDIN信号进入逻辑选择器；逻辑选择器产生输出信号SEL，SEL信号进入均匀分相输出的压控延迟链；内部鉴相转换模块产生输出信号OUTNA和OUT1A，OUT1A和OUTNA信号进入鉴相器；鉴相器产生输出信号UP和DOWN，UP和DOWN信号进入电荷泵；电荷泵产生控制电压信号VC,VC信号与启动电路和负载电容CL连接，VC信号进入均匀分相输出的压控延迟链。2.根据权利要求1所述的一种均匀分相输出的耦合式倍频延迟锁相环电路，其特征在于：所述内部鉴相转换模块包括选择器MUX2、反相器INV0、缓冲器BUFFER00和BUFFER01、单脉冲产生模块、分频器2；其中均匀分相输出的压控延迟链的输出信号OUTN进入选择器MUX2，信号OUT1进入缓冲器BUFFER00；外部启动信号START进入缓冲器BUFFER01和单脉冲产生模块；单脉冲产生模块产生输出信号OUTS，信号OUTS进入选择器MUX2；缓冲器BUFFER01产生输出信号SEL2，SEL2信号进入选择器MUX2；选择器MUX2的输出端与反相器INV0的输入端连接；反相器INV0的输出端与分频器2的输入端IN2连接，缓冲器BUFFER00的输出端与分频器2的输入端IN1连接，分频器2产生输出信号OUT1A和OUTNA，用于进入鉴相器模块；系统锁定时，信号OUT1的上升沿和信号OUTN的下降沿对齐。3.根据权利要求1所述的一种均匀分相输出的耦合式倍频延迟锁相环电路，其特征在于：所述均匀分相输出的压控延迟链包括多选开关MUX、匹配缓冲器BUFFER1、BUFFER2、BUFFER3、BUFFER4、BUFFER5、BUFFER6、BUFFER7和BUFFER8、压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5；其中压控延迟单元CELL1、CELL2、CELL3、CELL4和CELL5的结构相同，匹配缓冲器BUFFER1、BUFFER2、BUFFER3、BUFFER4、BUFFER5、BUFFER6、BUFFER7和BUFFER8的结构相同；输入参考时钟信号CLKREF和逻辑选择器的输出信号SEL进入多选开关MUX，多选开关MUX产生输出信号OUTX和OUTY；OUTY连接压控延迟单元CELL1的正极输入端，OUTX连接压控延迟单元CELL1的负极输入端,压控延迟单元CELL1产生输出信号OUT1和OUT5；信号OUT1进入匹配缓冲器BUFFER1，匹配缓冲器BUFFER1的输出端连接压控延迟单元CELL2的正极输入端；信号OUT5进入匹配缓冲器BUFFER5，匹配缓冲器BUFFER5的输出端连接压控延迟单元CELL2的负极输入端，压控延迟单元CELL2产生输出信号OUT2和OUT6；信号OUT2进入匹配缓冲器BUFFER2，匹配缓冲器BUFFER2的输出端连接压控延迟单元CELL3的正极输入端；信号OUT6进入匹配缓冲器BUFFER6，匹配缓冲器BUFFER6的输出端连接压控延迟单元CELL3的负极输入端，压控延迟单元CELL3产生输出信号O...

【专利技术属性】
技术研发人员：吴金，陈爽，孙亚伟，郑丽霞，孙伟锋，
申请(专利权)人：东南大学，
类型：发明
国别省市：江苏,32