本发明专利技术公开了一种分裂栅SiC垂直功率MOS器件及其制备方法，采用新型分裂栅结构，常规沟槽VDMOS器件具有非常大的栅‑漏重叠电容。由于栅漏电荷密勒效应，当元件处于高频状态中，器件的频率响应大大降低，导致器件性能损失。要优化VDMOS在高频条件下的工作性能，分裂栅结构(Split gate)便在此时应运而生，该结构降低了栅漏电容，改善了槽栅VDMOS的器件性能。它的导通电阻不但低于不同MOS，而且开关特性更加优秀。
A Split Gate SiC Vertical Power MOS Device and Its Fabrication Method
【技术实现步骤摘要】
一种分裂栅SiC垂直功率MOS器件及其制备方法
本专利技术涉及一种能够改善品质因数的分裂栅SiC垂直功率MOSFET器件及其的制作方法，属于微电子
该器件在相同的比导通电阻下具有更低的反向传输电容和栅漏电荷，并提高器件的击穿电压，改善器件安全区特性。
技术介绍
SiC具有独特的物理、化学及电学特性，是在高温、高频、大功率及抗辐射等极端应用领域极具发展潜力的半导体材料。而SiC功率器件具有输入阻抗高、开关速度快、工作频率高耐高压等一系列优点，在开关稳压电源、高频以及功率放大器等方面取得了广泛的应用。1993年，J.W.Palmour提出了一种垂直型UMOSFET结构，基于碳化硅材料中该时刻未成熟的离子注入工艺，因此，该结构通过外延消除了离子注入引起的晶格损耗，并且使该装置的耐电压达到330V，特征导通电阻为33mΩ▪cm2，由于UMOS结构工艺过程中存在许多问题，在最近几年，更多的研究者投入到了VDMOS器件的研究上。而常规沟槽VDMOS器件具有非常大的栅-漏重叠电容。由于栅漏电荷密勒效应，当元件处于高频状态中，器件的频率响应大大降低，导致器件性能损失。要优化VDMOS器件在高频条件下的工作性能，分裂栅结构(Splitgate)便在此时应运而生，将栅结构一分为二，该结构降低了栅漏电容，改善了槽栅VDMOS的器件性能。它的导通电阻不但低于不同MOS器件，而且开关特性更加优秀。
技术实现思路
为了更有效的改善器件的品质因数而且在不消耗比导通电阻与击穿电压的前提下，本专利技术给出一种分裂栅结构改善SiC垂直功率MOS器件及其制备方法。本专利技术的技术方案是：一种分裂栅SiC垂直功率MOS器件，其特征在于，包括N+/N-型SiC衬底基片，其构成是在N-漂移区的底部设有N+衬底层，在N-漂移区的上面设有左右对称的P-阱区，在两个P-阱区的上部相背对的一侧各设有P+接地区，在两个该P+接地区相对的一侧设有N+源区，在两个该N+源区相对的一侧留有P-WELL阱区；在两个该N+源区之间的上面设有栅极绝缘层，在该N+源区和P+接地区的上面设有源电极，在该栅极绝缘层的上面左右对称并间隔设置有两个栅电极；在所述的栅电极和源电极的上面设有互连电极。一种所述的分裂栅SiC垂直功率MOS器件的制备方法，其特征在于，包括以下步骤：（1）选取N+/N-型SiC衬底基片；（2）P-阱区通过离子注入形成；（3）离子注入形成P+接地区；（4）离子注入形成N+源区；（5）在离子注入区形成之后，统一进行高温退火；（6）制备栅绝缘层；（7）制备源电极；（8）制备栅电极；（9）制备互连电极。本专利技术的优点是：分裂栅结构降低了栅漏电容，改善了槽栅VDMOS的器件性能。在不牺牲导通电阻和击穿电压的条件下，获得更好的开关特性。附图说明图1是本专利技术分裂栅SiC垂直功率MOS器件的剖视结构示意图；图2是本专利技术分裂栅SiC垂直功率MOS器件制备方法的工艺流程图。具体实施方式参见图1，本专利技术一种分裂栅SiC垂直功率MOS器件的结构，包括N+/N-型SiC衬底基片1，其构成是在N-漂移区的底部设有N+衬底层，在N-漂移区的上面设有左右对称的P-阱区，在两个P-阱区的上部相背对的一侧各设有P+接地区，在两个该P+接地区相对的一侧设有N+源区，在两个该N+源区相对的一侧留有P-WELL阱区；在两个该N+源区之间的上面设有栅极绝缘层（SiO2）2，在该N+源区和P+接地区的上面设有源电极4。在该栅极绝缘层的上面左右对称并间隔设置有两个栅电极3；在所述的栅电极3和源电极4的上面设有互连电极5。参见图2，本专利技术一种所述的分裂栅SiC垂直功率MOS器件的制备方法，包括以下步骤：（1）选取N+/N-型SiC衬底基片；（2）P-阱区（P-WELL）通过离子注入形成：P-阱区的阱深为1μm，浓度为5e+17cm-3。（3）离子注入形成P+接地区：采用多次离子注入形成P+接地区，结深为0.5μm，浓度大于5e+19cm-3。（4）离子注入形成N+源区：采用多次离子注入形成N+源区，结深为0.5μm，浓度大于5e+19cm-3。（5）在离子注入区形成之后，统一进行高温退火：退火温度为1600℃，时间为30min。（6）制备栅绝缘层：氧化形成SiO2层，厚度为50nm，氧化时间为10小时，温度为1050℃；然后进行NO氛围中退火，温度为1075℃，时间为2小时。（7）制备源电极：溅射源电极金属层后，剥离形成源电极，并进行淀积后在750℃下快速退火5分钟形成欧姆接触。（8）制备栅电极：溅射栅金属层，剥离形成栅电极图形。（9）制备互连电极：溅射互连金属层，剥离形成互连电极。对本专利技术的SiC分裂栅-MOS器件与SiC普通VDMOS器件进行了仿真测试，仿真结果参数如下表。SG-MOS普通VDMOS击穿电压（V）12541268阈值电压（V）3.43.5Rds，on（mΩ）25℃168165Rds，on（mΩ）150℃221290Qgd（nC）6.712.5FOM<R×Q>(mΩ)25℃11262063FOM<R×Q>(mΩ)150℃14813625从表中可以看出，与常规普通SiC垂直功率MOS器件相比，其击穿电压也阈值电压以及比导通电阻并未发生损失，但是其Qgd，以及FOM极大的减小了，说明了此结构能够在不损失击穿电压和阈值电压的条件下极大的改善了器件的开关特性。本专利技术的分裂栅是基于SiC材料的分裂栅结构，工艺差异很大，以前的分裂栅是基于Si材料的，本阀门论证和仿真了基于SiC材料的分裂栅器件的工艺是可行的，且相比常规的SiC垂直功率MOS器件具有更好的品质因数特性，开关特性，且不损失其导通电阻和击穿电压。本文档来自技高网...
【技术保护点】
1.一种分裂栅SiC 垂直功率MOS器件，其特征在于，包括N+/N‑型SiC衬底基片，其构成是在N‑漂移区的底部设有N+衬底层，在N‑漂移区的上面设有左右对称的P‑阱区，在两个P‑阱区的上部相背对的一侧各设有P+接地区，在两个该P+接地区相对的一侧设有N+源区，在两个该N+源区相对的一侧留有P‑WELL阱区；在两个该N+源区之间的上面设有栅极绝缘层，在该N+源区和P+接地区的上面设有源电极；在该栅极绝缘层的上面左右对称并间隔设置有两个栅电极；在所述的栅电极和源电极的上面设有互连电极。
【技术特征摘要】
1.一种分裂栅SiC垂直功率MOS器件，其特征在于，包括N+/N-型SiC衬底基片，其构成是在N-漂移区的底部设有N+衬底层，在N-漂移区的上面设有左右对称的P-阱区，在两个P-阱区的上部相背对的一侧各设有P+接地区，在两个该P+接地区相对的一侧设有N+源区，在两个该N+源区相对的一侧留有P-WELL阱区；在两个该N+源区之间的上面设有栅极绝缘层，在该N+源区和P+接地区的上面设有源电极；在该栅极绝缘层的上面左右对称并间隔设置有两个栅电极；在所述的栅电极和源电极的上面设有互连电极。2.根据权利要求1所述的分裂栅SiC垂直功率MOS器件，其特征在于，所述的栅极绝缘层为SiO2。3.一种权利要求1所述的分裂栅SiC垂直功率MOS器件的制备方法，其特征在于，包括以下步骤：（1）选取N+/N-型SiC衬底基片；（2）P-阱区通过离子注入形成；（3）离子注入形成P+接地区；（4）离子注入形成N+源区；（5）在离子注入区形成之后，统一进行高温退火；（6）制备栅绝缘层；（7）制备源电极；（8）制备栅电极；（9）制备互连电极。4.根据权利要求3所述的制备方法，其...
【专利技术属性】
技术研发人员：刘莉，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61
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