超结器件结构及其制备方法技术

本发明专利技术提供了一种超结器件结构及其制备方法，所述超结器件结构包括：第一导电类型的半导体衬底；外延叠层，形成于所述半导体衬底上；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少一种所述外延层具有与所述半导体衬底不同的晶格常数；第二导电类型的柱结构，形成于所述外延叠层中，且沿所述外延叠层的厚度方向延伸。本发明专利技术通过生长具有不同晶格常数的外延层，引入晶格缺陷，增加载流子复合几率，以优化超结功率器件的反向恢复特性；通过引入至少两种外延层交替叠置的外延叠层，得到均匀可控的缺陷分布。本发明专利技术所提供的制备方法工艺简单且成本较低，适用于大批量生产。

Structure of superjunction device and its preparation method

【技术实现步骤摘要】
超结器件结构及其制备方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种超结器件结构及其制备方法。
技术介绍
在现代生活中，电能是一种经济实用且清洁可控的能源。对于电能的传输和转换，功率器件正扮演着越来越重要的角色。其中，超结器件(superjunction)突破了传统硅基高压器件中高耐压与低电阻不可兼得的限制，实现了同时具备高耐压和优异导通的器件特性，是一种极具应用前景的功率器件。目前，超结功率器件的开关速度还具有很大限制。这是由于超结器件的寄生二极管反向恢复特性不够理想。这就限制了超结器件在相关领域的应用。为了解决超结器件反向恢复较慢的问题，业界在电路设计参数、器件结构参数及器件物理参数等方面都进行了深入的优化和研究。其中，在优化器件物理参数时，一般通过引入缺陷，增加载流子复合几率，降低载流子寿命，以达到在器件关断时载流子迅速减少的目的。然而，由于超结漂移区一般深达数十微米，通过从表面进行高能辐照或金属掺杂等方法引入的缺陷难以保证深入并均匀分布至整个漂移区；且采用辐照工艺或金属扩散工艺引入缺陷也会增加产品成本及制程复杂度。因此，有必要提出一种新的超结器件结构及其制备方法，解决上述问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种超结器件结构及其制备方法，用于解决现有技术中在超结漂移区的缺陷引入不均匀的问题。为实现上述目的及其它相关目的，本专利技术提供了一种超结器件结构，包括：第一导电类型的半导体衬底；外延叠层，形成于所述半导体衬底上；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；第二导电类型的柱结构，形成于所述外延叠层中，且沿所述外延叠层的厚度方向延伸。作为本专利技术的一种优选方案，所述外延层包括锗硅外延层和硅外延层；所述半导体衬底包含硅衬底。作为本专利技术的一种优选方案，所述锗硅外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间；所述锗硅外延层和所述硅外延层的厚度范围介于0.5微米至2微米之间；在所述外延叠层中，所述锗硅外延层的总层数至少大于25层。作为本专利技术的一种优选方案，所述外延叠层中的至少一种所述外延层与所述半导体衬底具有不同的晶格常数。作为本专利技术的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。作为本专利技术的一种优选方案，所述超结器件结构还包括：体接触区，位于所述外延叠层内，且位于所述柱结构的顶部；栅氧化层，位于所述外延叠层的上表面；多晶硅栅，位于所述栅氧化层的上表面；源区，位于所述体接触区内；层间电介质层，位于多晶硅栅的表面及侧壁；正面金属电极，位于所述体接触区、所述源区及所述层间电介质层的表面；背面金属电极，位于所述半导体衬底远离所述外延叠层的表面。本专利技术还提供了一种超结器件结构的制备方法，包括如下步骤：提供第一导电类型的半导体衬底；在所述半导体衬底上外延生长外延叠层；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；在所述外延叠层中形成具有第二导电类型的柱结构，所述柱结构沿所述外延叠层的厚度方向延伸。作为本专利技术的一种优选方案，所述外延层包括锗硅外延层和硅外延层；所述半导体衬底包含硅衬底。作为本专利技术的一种优选方案，所述锗硅外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间；所述锗硅外延层和所述硅外延层的厚度范围介于0.5微米至2微米之间；在所述外延叠层中，所述锗硅外延层的总层数至少大于25层。作为本专利技术的一种优选方案，形成所述外延叠层的过程包括如下步骤：a)在所述半导体衬底上外延生长底层锗硅外延层；b)在所述底层锗硅外延层上外延生长层间硅外延层；c)在所述层间硅外延层上外延生长层间锗硅外延层；d)重复步骤b)至步骤c)，直至所述外延叠层达到设定的厚度；e)在最上层的所述层间锗硅外延层上外延生长顶层硅外延层。作为本专利技术的一种优选方案，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。作为本专利技术的一种优选方案，在形成所述柱结构后，还包括如下步骤：通过离子注入工艺在所述柱结构的顶部形成体接触区；在所述外延叠层的上表面形成栅氧化层；在所述栅氧化层的上表面形成多晶硅栅；通过离子注入工艺在所述体接触区表面形成源区；在所述多晶硅栅的表面及侧壁形成层间电介质层；在所述体接触区、所述源区及所述层间电介质层的表面形成正面金属电极；在所述半导体衬底远离所述外延叠层的表面形成背面金属电极。如上所述，本专利技术提供一种超结器件结构及其制备方法，通过生长具有不同晶格常数的外延层，引入晶格缺陷，增加载流子复合几率，以优化超结功率器件的反向恢复特性；通过引入至少两种外延层交替叠置而成的外延叠层，在外延叠层厚度方向得到均匀可控的缺陷分布。本专利技术所提供的制备方法工艺简单且成本较低，适用于大批量生产。附图说明图1显示为本专利技术实施例一中提供的一种超结器件结构的制备方法的流程图。图2显示为本专利技术实施例一中提供的半导体衬底的截面示意图。图3显示为本专利技术实施例一中在半导体衬底上形成第一外延层后的截面示意图。图4显示为本专利技术实施例一中在第一外延层上形成第二外延层后的截面示意图。图5显示为本专利技术实施例一中在半导体衬底上形成外延叠层后的截面示意图。图6显示为本专利技术实施例一中在外延叠层上形成沟槽后的截面示意图。图7显示为本专利技术实施例一中在外延叠层内形成的柱结构的截面示意图。图8显示为本专利技术实施例一中在外延叠层内形成的柱结构的俯视图。图9显示为本专利技术实施例一中通过离子注入工艺在外延叠层内的柱结构的顶部形成体接触区的截面示意图。图10显示为本专利技术实施例一中在外延叠层的上表面形成栅氧化层的截面示意图。图11显示为本专利技术实施例一中在栅氧化层的上表面形成多晶硅栅的截面示意图。图12显示为本专利技术实施例一中通过离子注入工艺在体接触区内形成源区的截面示意图。图13显示为本专利技术实施例一中在多晶硅栅的表面及侧壁形成层间电介质层的截面示意图。图14显示为本专利技术实施例一中形成正面金属电极和背面金属电极的截面示意图。图15显示为本专利技术实施例二中提供的外延叠层的截面示意图。元件标号说明101半导体衬底102外延叠层102a第一外延层102b第二外延层103柱结构103a沟槽104体接触区105栅氧化层106多晶硅栅107源区108电介质层109正面金属电极110背面金属电极201半导体衬底202外延叠层202a第一外延层202b第二外延层L柱结构的宽度S柱结构之间的间距S1～S10步骤1)～10)具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其它优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，虽图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量本文档来自技高网...

【技术保护点】
1.一种超结器件结构，其特征在于，包括：第一导电类型的半导体衬底；外延叠层，形成于所述半导体衬底上；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；第二导电类型的柱结构，形成于所述外延叠层中，且沿所述外延叠层的厚度方向延伸。

【技术特征摘要】
1.一种超结器件结构，其特征在于，包括：第一导电类型的半导体衬底；外延叠层，形成于所述半导体衬底上；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外延层之间具有不同的晶格常数；第二导电类型的柱结构，形成于所述外延叠层中，且沿所述外延叠层的厚度方向延伸。2.根据权利要求1所述的一种超结器件结构，其特征在于，所述外延层包括锗硅外延层和硅外延层；所述半导体衬底包含硅衬底。3.根据权利要求2所述的一种超结器件结构，其特征在于，所述锗硅外延层中锗的原子数百分含量的变化范围介于0.5％至10％之间；所述锗硅外延层和所述硅外延层的厚度范围介于0.5微米至2微米之间；在所述外延叠层中，所述锗硅外延层的总层数至少大于25层。4.根据权利要求1所述的一种超结器件结构，其特征在于，所述外延叠层中的至少一种所述外延层与所述半导体衬底具有不同的晶格常数。5.根据权利要求1所述的一种超结器件结构，其特征在于，所述第一导电类型为n型且所述第二导电类型为p型；或所述第一导电类型为p型且所述第二导电类型为n型。6.根据权利要求1所述的一种超结器件结构，其特征在于，所述超结器件结构还包括：体接触区，位于所述外延叠层内，且位于所述柱结构的顶部；栅氧化层，位于所述外延叠层的上表面；多晶硅栅，位于所述栅氧化层的上表面；源区，位于所述体接触区内；层间电介质层，位于多晶硅栅的表面及侧壁；正面金属电极，位于所述体接触区、所述源区及所述层间电介质层的表面；背面金属电极，位于所述半导体衬底远离所述外延叠层的表面。7.一种超结器件结构的制备方法，其特征在于，包括如下步骤：提供第一导电类型的半导体衬底；在所述半导体衬底上外延生长外延叠层；所述外延叠层包括至少两种沿所述外延叠层的厚度方向交替叠置的第一导电类型的外延层，且其中至少两种所述外...

【专利技术属性】
技术研发人员：徐大朋，梁欢，黄肖艳，薛忠营，罗杰馨，柴展，
申请(专利权)人：上海功成半导体科技有限公司，
类型：发明
国别省市：上海,31