【技术实现步骤摘要】
一种一步三位逐次逼近型模数转换器
本专利技术属于数模转换领域，具体涉及一种一步三位逐次逼近型模数转换器。
技术介绍
逐次逼近型模数转换器(SARADC，successiveapproximationregisterAnalogtoDigital)，是在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入信号与其逐一比较，最终得到要输出的数字信号。由于逐次逼近型模数转换器的结构简单，功耗低等优点，因此，逐次逼近型模数转换器在可穿戴设备和医疗器械等低功耗需求领域被广泛采用。高速通信系统，如超宽带、光通信等，要求模数转换器具有中低分辨率，采样率超过1GHz。传统异步逐次逼近型模数转换器由于结构简单，且功耗较低，广泛应用于以上系统。然而，受限于单个比较器的结构，传统逐次逼近型模数转换器在每个比较周期内只能量化一位数字码，称为一步一位逐次逼近型模数转换器，这样，一个N位精度的逐次逼近型模数转换器至少需要N个比较周期，因此，转换速率受到很大的限制。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种一步三位逐次逼近型模数转换器。本专利技术要解决的技术...
【技术保护点】
1.一种一步三位逐次逼近型模数转换器，其特征在于，包括：模拟信号输入端、参考电压输入端、信号电容阵列、参考电容阵列、逻辑控制电路、比较器组、伪异步时钟产生单元、寄存器单元、译码器、第一自举开关和第二自举开关；所述第一自举开关设置在所述模拟信号输入端与所述信号电容阵列之间，所述第二自举开关设置在所述参考电压输入端与所述参考电容阵列之间，所述信号电容阵列的输出端与所述比较器组的第一输入端连接，所述参考电容阵列的输出端与所述比较器组的第二输入端连接；所述比较器组的第一输出端与控制逻辑电路的输入端连接，所述控制逻辑电路的第一控制信号输出端与信号电容阵列的控制信号输入端连接，所述控制...
【技术特征摘要】
1.一种一步三位逐次逼近型模数转换器，其特征在于，包括：模拟信号输入端、参考电压输入端、信号电容阵列、参考电容阵列、逻辑控制电路、比较器组、伪异步时钟产生单元、寄存器单元、译码器、第一自举开关和第二自举开关；所述第一自举开关设置在所述模拟信号输入端与所述信号电容阵列之间，所述第二自举开关设置在所述参考电压输入端与所述参考电容阵列之间，所述信号电容阵列的输出端与所述比较器组的第一输入端连接，所述参考电容阵列的输出端与所述比较器组的第二输入端连接；所述比较器组的第一输出端与控制逻辑电路的输入端连接，所述控制逻辑电路的第一控制信号输出端与信号电容阵列的控制信号输入端连接，所述控制逻辑电路的第二控制信号输出端与参考电容阵列的控制信号输入端连接；所述寄存器单元设置在控制逻辑电路的结果输出端与译码器的信号输入端之间；所述比较器组的第二输出端与伪异步时钟产生单元的输入端连接，所述伪异步时钟产生单元的输出端与比较器组的时钟信号输入端连接。2.根据权利要求1所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述第一自举开关和第二自举开关的输出端均包括两个输出接口。3.根据权利要求1所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述信号电容阵列包括第一子电容阵列和第二子电容阵列，所述第一子电容阵列的输入端与第一自举开关的第一输出接口连接，第二子电容阵列的输入端与第一自举开关的第二输出接口连接，所述第一子电容阵列和所述第二子电容阵列的输出端与比较器组的输入端连接，所述控制逻辑电路的第一控制信号输出端分别与第一子电容阵列和第二子电容阵列连接。4.根据权利要求1所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述参考电容阵列包括第三子电容阵列和第四子电容阵列，所述第三子电容阵列的输入端与第二自举开关的第一输出接口连接，第四子电容阵列的输入端与第二自举开关的第二输出接口连接，所述第三子电容阵列和所述第四子电容阵列的输出端与比较器组的输入端连接，所述控制逻辑电路的第二控制信号输出端分别与第三子电容阵列和第四子电容阵列连接。5.根据权利要求1所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述比较器组包括第一比较器、第二比较器、第三比较器、第四比较器、第五比较器、第六比较器和第七比较器；所述第一比较器、第二比较器、第三比较器的第一输入端与第四子电容阵列的输出端连接、第二输入端与第三子电容阵列的输出端连接、第三输入端与第一子电容阵列的输出端连接、第四输入端与第二子电容阵列的输出端连接；所述第四比较器的第一输入端与第一子电容阵...
【专利技术属性】
技术研发人员：李登全，刘云鹏，刘马良，朱樟明，丁瑞雪，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61
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