场效应管的制作方法及场效应管技术

本发明专利技术公开了一种场效应管的制作方法及场效应管，方法包括：在衬底上形成N型MOSFET区域，所述N型MOSFET区域由浅沟槽隔离区分隔开；在所述N型MOSFET区域形成硬掩膜图案；形成硅纳米线阵列结构，所述硅纳米线阵列结构包括多层堆叠的硅纳米线；在所述多层堆叠的硅纳米线上形成牺牲氧化层，以调控制纳米线尺寸和形貌，去氧化层；以及在所述纳米线阵列结构处依次形成界面氧化物层，铁电材料栅介质叠层以及金属栅叠层。该场效应管不仅由于纳米线环栅结构大大加强了栅控能力，抑制了短沟道效应，而且由于引入了铁电负电容效应，使沟道表面电势得到放大，从而使纳米线NMOSFET具有超陡的亚阈值斜率和提高的开/关电流比。

【技术实现步骤摘要】
场效应管的制作方法及场效应管
本公开属于半导体
，涉及一种场效应管的制作方法及场效应管。
技术介绍
随着集成电路特征尺寸越来越小，平面CMOS器件遇到了严重挑战，各种新器件结构应运而生，器件栅结构从传统的平面单栅发展到双栅、三栅到完全包裹沟道的环栅结构，栅控能力和控制短沟道效应的能力不断增强，具有准弹道传输特性的纳米线环栅结构(GAA)的MOSFET由于具有极强的栅控能力和尺寸缩小的能力而受到广泛高度重视，成为3nm及以下技术代强有力的竞争者。但是，当器件特征尺寸进入2纳米以下技术节点时，GAA纳米线或纳米片器件也将无法满足尺寸进一步微缩的需要。这是因为GAA器件同样受到玻尔兹曼理论的限制，其SS只能无限接近而不能小于60mV/dec。受亚阈值摆幅的限制，如果不断减小阈值电压(VT)，将会导致关态漏电(IOFF)成指数增加，从而使器件漏电功耗直线上升，即玻尔兹曼理论限制了器件的工作电压无法随器件特征尺寸缩小而进一步降低，集成电路面临着前所未有的挑战。突破传统的玻尔兹曼理论限制，进行超陡亚阈值摆幅新器件的研究迫在眉睫。经过多年的研究，基于不同机制的超陡亚阈值摆幅器件相继被提出，主要包括碰撞电离MOSFET(IMOS，Impact-ionizationMOS)、隧穿场效应晶体管(TFET，TunnelingFET)、纳机电场效应晶体管(NEMFET，Nano-Electro-MechanicalFET)、自旋场效应晶体管(Spin-FET)、和负电容场效应晶体管(NCFET，Negative-capacitanceFET)等。在这些新型器件结构中，IMOS和TFET主要依靠碰撞电离和带带隧穿工作原理导致器件难以满足高饱和电流的要求，限制了其在高性能集成电路中的应用。NEMFET采用微机电原理实现开关操作，其制作工艺复杂，与传统CMOS工艺无法兼容。自旋场效应晶体管，器件制作难度较大，且需要高效率的自旋注入和侦测来实现足够大的开/关比。而基于替代栅的氧化铪(HfO2)基铁电材料的NCFET与主流的CMOS工艺兼容，其采用掺杂的HfO2基铁电薄膜材料代替原有的HfO2高k栅介质，利用HfO2基铁电材料的负电容效应实现沟道表面电势放大，由此突破亚阈值摆幅的玻尔兹曼限制，实现超陡亚阈值摆幅。亚阈值摆幅的计算公式为：SS＝dVG/d(logISD)＝(dVG/dψS).dψS/d(logISD)＝(1+CS/Cins)(kT/q)ln10，其中VG为栅电压，ISD为源漏电流，ψS为半导体沟道表面电势，CS为沟道半导体电容，Cins为栅电介质电容，k为玻尔兹曼常数，T为温度，q为电子电荷。由该公式可知，(kT/q)ln10项在室温下约为60mV/dec，因此若使得SS小于60mV/dec，则关键(1+CS/Cins)项。而传统场效应晶体管中CS和Cins都为正值，导致(1+CS/Cins)永远无法小于1，也就无法小于60mV/dec.而铁电材料的负电容效应可使铁电电容为负值，即CF<0。因此将铁电材料代替传统栅电介质材料，即用CF来代替Cins，即可实现(1+CS/CF)<1，最终使SS在室温下低于60mV/dec。NCFET具有与传统MOSFET相媲美的饱和导通电流，更高的开/关电流比，满足了高性能集成电路的要求，被认为是3nm及以下技术节点高性能低功耗集成电路技术的最优解决方案。因此将负电容效应集成到纳米线环栅结构的MOSFET是强强结合，是一个最佳选择。因此，有必要提出一种易于集成的、制作工艺简单、与CMOS工艺兼容的一种铁电材料负电容纳米线环栅NMOSFET器件结构及其制作方法。
技术实现思路
鉴于上述问题，本公开提供了一种场效应管的制作方法及场效应管，由所述方法制得的场效应管，不仅由于纳米线环栅结构大大加强了栅控能力，抑制了短沟道效应，而且由于引入了负电容效应，使沟道表面电势得到放大，从而使纳米线NMOSFET具有超陡的亚阈值斜率和提高的开/关电流比。根据本公开的一个方面，提供了一种场效应管的制作方法，包括：在衬底上形成N型MOSFET区域，所述N型MOSFET区域由浅沟槽隔离区分隔开；在所述N型MOSFET区域形成硬掩膜图案；形成硅纳米线阵列结构，所述硅纳米线阵列结构包括多层堆叠的硅纳米线；在所述多层堆叠的硅纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层；以及在所述纳米线阵列结构处依次形成界面氧化物层，铁电材料栅介质叠层以及金属栅叠层；其中，所述硅纳米线阵列结构采用重复交替使用各向异性和各向同性等离子体刻蚀所述N型MOSFET区域形成，所述金属栅叠层包裹所述铁电材料栅介质叠层，包括第一金属栅层和第二金属栅层。可选地，所述形成硅纳米线阵列结构包括：钝化，每步刻蚀后采用等离子体氧化暴露的纳米线结构的表面，形成钝化膜；以及采用CF4各向异性等离子体去除衬底表面的钝化膜。可选地，在所述纳米线阵列结构处依次形成界面氧化物层，铁电材料栅介质叠层以及金属栅叠层包括：在所述N型MOSFET区域的衬底上形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区；去除所述N型MOSFET区域中的假栅叠层以在栅极侧墙内侧形成各自的栅极开口，使纳米线阵列结构凹槽的表面露出；在N型MOSFET区域的栅极开口处依次形成界面氧化物层、铁电材料栅介质层与第一金属栅层；对所述第一金属栅层进行N型掺杂，并根据期望的阈值电压控制掺杂剂量；以及在所述第一金属栅层上形成第二金属栅层，并进行退火处理；其中，所述第一金属栅层分别采用各向同性的等离子体掺杂N型(NMOSFET)掺杂剂实现功函数的调节，或采用使功函数减小的N型功函数金属栅以调节NMOSFET要求的功函数，所述第二金属栅层覆盖掺杂后的所述第一金属栅层并进行退火处理,一方面使界面形成偶极子，调节有效功函数；同时另一方面由于退火过程中金属电极夹持作用，诱发负电容效应的产生。可选地，在所述N型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区和去除所述N型MOSFET区域中的假栅叠层以在栅极侧墙内侧形成栅极开口，使纳米线阵列结构凹槽的表面露出的步骤之间，还包括：形成硅化区，位于所述源/漏区的表面；形成层间介质层，覆盖在所述源/漏区的上方、所述栅极侧墙外表面周围以及所述假栅叠层的上方；以及抛光平坦化层间介质层的表面并暴露假栅导体的顶部表面；其中，所述假栅叠层包括：假栅氧化物介质和假栅导体，利用化学机械抛光平坦化层间介质层。可选地，所述进行退火处理的条件如下：快速退火温度为350℃-950℃，退火时间为20min-40min。可选地，所述退火处理包括RTA退火处理，Spike退火处理和激光退火处理，可以根据铁电介质材料热特性决定。可选地，所述各向异性等离子体刻蚀采用HBr/Cl2/O2/He等离子体；和/或所述各向同性刻蚀采用SF6/He等离子体；和/或各向异性等离子体刻蚀的能量介于150W～500W之间；当采用HBr、Cl2等离子体进行各向异性等离子体刻蚀时，Cl2:HBr介于1:1～1:5之间，添加剂为O2；和/或各向同性等离子体刻蚀的能量介于200W～800W之间；当采用SF6、He进行各向同性等离子体刻蚀时，SF6:He介于本文档来自技高网...

【技术保护点】
1.一种场效应管的制作方法，包括：在衬底上形成N型MOSFET区域，所述N型MOSFET区域由浅沟槽隔离区分隔开；在所述N型MOSFET区域形成硬掩膜图案；形成硅纳米线阵列结构，所述硅纳米线阵列结构包括多层堆叠的硅纳米线；在所述多层堆叠的硅纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层；以及在所述纳米线阵列结构处依次形成界面氧化物层，铁电材料栅介质叠层以及金属栅叠层；其中，所述硅纳米线阵列结构采用重复交替使用各向异性和各向同性等离子体刻蚀在所述N型MOSFET区域形成，所述金属栅叠层包裹所述铁电材料栅介质叠层，包括第一金属栅层和第二金属栅层。

【技术特征摘要】
1.一种场效应管的制作方法，包括：在衬底上形成N型MOSFET区域，所述N型MOSFET区域由浅沟槽隔离区分隔开；在所述N型MOSFET区域形成硬掩膜图案；形成硅纳米线阵列结构，所述硅纳米线阵列结构包括多层堆叠的硅纳米线；在所述多层堆叠的硅纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层；以及在所述纳米线阵列结构处依次形成界面氧化物层，铁电材料栅介质叠层以及金属栅叠层；其中，所述硅纳米线阵列结构采用重复交替使用各向异性和各向同性等离子体刻蚀在所述N型MOSFET区域形成，所述金属栅叠层包裹所述铁电材料栅介质叠层，包括第一金属栅层和第二金属栅层。2.根据权利要求1所述的制作方法，其中，所述形成硅纳米线阵列结构包括：钝化，每步刻蚀后采用等离子体氧化暴露的纳米线结构的表面，形成钝化膜；以及采用CF4各向异性等离子体去除衬底表面的钝化膜。3.根据权利要求1所述的制作方法，其中，在所述纳米线阵列结构处依次形成界面氧化物层，铁电材料栅介质叠层以及金属栅叠层包括：在所述N型MOSFET区域的衬底上形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区；去除所述N型MOSFET区域中的假栅叠层以在栅极侧墙内侧形成各自的栅极开口，使纳米线阵列结构凹槽的表面露出；在N型MOSFET区域的栅极开口处依次形成界面氧化物层、铁电材料栅介质层与第一金属栅层；对所述第一金属栅层进行N型掺杂，并根据期望的阈值电压控制掺杂剂量；以及在所述第一金属栅层上形成第二金属栅层，并进行退火处理；其中，所述第一金属栅层分别采用各向同性的等离子体掺杂N型(NMOSFET)掺杂剂实现功函数的调节，或采用使功函数减小的N型功函数金属栅以调节NMOSFET要求的功函数，所述第二金属栅层覆盖掺杂后的所述第一金属栅层并进行退火处理,一方面使界面形成偶极子，调节有效功函数；同时另一方面由于退火过程中金属电极夹持作用，诱发负电容效应的产生。4.根据权利要求3所述的制作方法，其中，在所述N型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区和去除所述N型MOSFET区域中的假栅叠层以在栅极侧墙内侧形成栅极开口，使纳米线阵列结构凹槽的表面露出的步骤之间，还包括：形成硅化区，位于所述源/漏区的表面；形成层间介质层，覆盖在所述源/漏区的上方、所述栅极侧墙外表面周围以及所述假栅叠层的上方；以及抛光平坦化层间介质层的表面并暴露假栅导体的顶部表面；其中，所述假栅叠层包括：假栅氧化物介质和假栅导体，利用化学机械抛光平坦化层间介质层。5.根据权利要求3所述的制作方法，其中，所述进行退火处理的条件如下：快速退火温度为350℃-950℃，退火时间为20min-40min。6.根据权利要求3所述的制作方法，其中，所述退火处理包括RTA退火处理，Spike退火处理和激光退火处理，可以根据铁电介质材料热特性决定。7.根据权利要求1所述的制作方法，其中，所述各向异性等离子体刻蚀采用HBr/Cl2/O2/He等离子体；和/或所述各向同性刻蚀采用SF6/He等离子体；和/或各向异性等离子体刻蚀的能量介于...

【专利技术属性】
技术研发人员：徐秋霞，胡正明，陈凯，
申请(专利权)人：上海新微技术研发中心有限公司，
类型：发明
国别省市：上海,31