半导体存储装置和存储系统制造方法及图纸

提供了一种半导体存储装置和一种存储系统。所述半导体存储装置对时钟信号进行分频以生成第一时钟信号和第二时钟信号，响应于所述第一时钟信号而输出片选信号作为第一片选信号，响应于所述第二时钟信号而输出缓冲的片选信号作为第二片选信号，响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号，响应于所述第一时钟信号而输出缓冲的命令和地址作为第一命令和地址，响应于所述第二时钟信号而输出所述缓冲的命令和地址作为第二命令和地址，响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号。

【技术实现步骤摘要】
半导体存储装置和存储系统相关申请的交叉引用本申请要求于2017年12月8日提交的第10-2017-0168144号韩国专利申请的优先权，其公开内容通过引用整体地并入在本文中。
本专利技术构思的示例性实施例涉及半导体存储装置和存储系统。
技术介绍
按双倍数据速率(DDR)操作的计算机总线在时钟信号的上升沿和下降沿两者上传送数据。DDRSDRAM(也称为DDR1SDRAM)是计算机中使用的存储器集成电路的双倍速率同步动态随机存取存储器类。DDR1SDRAM已被DDR2SDRAM、DDR3SDRAM和DDR4SDRAM取代。用于DDR4的规范具有依靠施加有片内终结(on-dietermination)控制信号的片内终结端子的特征。然而，由于片内端子，采用DDR4存储器的系统使用大量的外部端子(引脚或焊球)。此外，采用DDR4存储器的系统不能响应于频率超过某个阈值频率的时钟信号而操作。
技术实现思路
本专利技术构思的示例性实施例提供一种半导体存储装置以及一种包括该半导体存储装置的存储系统，所述半导体存储装置接收根据用于支持双倍数据速率(DDR)5半导体存储装置的新命令真值表而施加的命令信号。根据本专利技术构思的示例性实施例，一种半导体存储装置包括：第一缓冲器，所述第一缓冲器被配置为缓冲时钟信号以生成缓冲的时钟信号；第二缓冲器，所述第二缓冲器被配置为对被施加的反相片选信号进行反相和缓冲以生成缓冲的片选信号；第三缓冲器，所述第三缓冲器被配置为缓冲命令和地址以生成缓冲的命令和地址；分频器，所述分频器被配置为对所述缓冲的时钟信号的频率进行分频以生成具有彼此反相的相位的第一时钟信号和第二时钟信号；第一采样器，所述第一采样器被配置为响应于所述第一时钟信号而输出所述缓冲的片选信号作为第一片选信号，响应于所述第二时钟信号而输出所述缓冲的片选信号作为第二片选信号，并且响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号；第二采样器，所述第二采样器被配置为响应于所述第一时钟信号而输出所述缓冲的命令和地址作为第一命令和地址，并且响应于所述第二时钟信号而输出所述缓冲的命令和地址作为第二命令和地址；信号检测器，所述信号检测器被配置为响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号；控制电路，所述控制电路被配置为响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址，并且响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址；标志信号生成器，所述标志信号生成器被配置为使用所述第一片选信号和所述第二片选信号来生成标志信号；以及命令译码器和地址生成器，所述命令译码器和地址生成器被配置为响应于所述标志信号而对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码以生成目标命令或非目标命令。根据本专利技术构思的示例性实施例，一种半导体存储装置包括：分频器，所述分频器被配置为对时钟信号的频率进行分频以生成具有彼此反相的相位的第一时钟信号和第二时钟信号；第一采样器，所述第一采样器被配置为响应于所述第一时钟信号和所述第二时钟信号而对片选信号进行采样，生成第一片选信号和第二片选信号，并且响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号；第二采样器，所述第二采样器被配置为响应于所述第一时钟信号和所述第二时钟信号而对命令和地址进行采样以生成第一命令和地址及第二命令和地址；信号检测器，所述信号检测器被配置为响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号；控制电路，所述控制电路被配置为响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址并响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址；以及标志信号生成器，所述标志信号生成器被配置为使用所述第一片选信号和所述第二片选信号来生成标志信号。根据本本专利技术构思的示例性实施例，一种存储系统包括：控制器；第一存储体，所述第一存储体包括多个第一半导体存储装置；第二存储体，所述第二存储体包括多个第二半导体存储装置；第一反相片选信号线，所述第一反相片选信号线连接在所述控制器与所述第一存储体之间，并且被配置为传输第一反相片选信号；第二反相片选信号线，所述二反相片选信号线连接在所述控制器与所述第二存储体之间，并且被配置为传输第二反相片选信号；时钟信号线，所述时钟信号线由所述控制器、所述第一存储体和所述第二存储体共享，并且被配置为传输时钟信号；命令和地址线，所述命令和地址线由所述控制器、所述第一存储体和所述第二存储体共享，并且被配置为传输命令和地址；以及数据线，所述数据线由所述控制器、所述第一存储体和所述第二存储体共享，并且被配置为收发数据，其中，所述控制器在所述时钟信号的第一上升沿处与具有去激活状态的所述第一反相片选信号和所述第二反相片选信号一起施加所述命令和地址，并且根据模式信号在所述时钟信号的第二上升沿或第三上升沿处与具有激活状态的所述第一反相片选信号和具有去激活状态的所述第二反相片选信号一起施加所述命令和地址，并且每个所述半导体存储装置均包括命令和地址生成器，所述命令和地址生成器通过根据所述模式信号对所述时钟信号的频率进行分频来生成分频的第一时钟信号和第二时钟信号，当所述第一时钟信号具有比所述第二时钟信号更早的相位时，响应于所述第一时钟信号而输出所述第一反相片选信号作为第一片选信号，响应于所述第二时钟信号而输出所述第二反相片选信号作为第二片选信号，响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号，响应于所述第一时钟信号而输出所述命令和地址作为第一命令和地址，响应于所述第二时钟信号而输出所述命令和地址作为第二命令和地址，响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号，响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址，响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址，使用所述第一片选信号和所述第二片选信号来生成标志信号，响应于所述标志信号而对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码以生成目标命令或非目标命令，并且每个所述半导体存储装置响应于所述目标命令和所述非目标命令而控制片内终结电阻器。根据本专利技术构思的示例性实施例，一种半导体存储装置包括分频器、第一采样器和第二采样器、信号检测器、控制电路、信号生成器以及命令译码器和地址生成器。所述分频器被配置为对时钟信号的频率进行分频以生成具有彼此反相的相位的第一时钟信号和第二时钟信号。所述第一采样器被配置为响应于所述第一时钟信号和所述第二时钟信号而对片选信号进行采样，生成第一片选信号和第二片选信号，并且响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号。所述第二采样器被配置为响应于所述第一时钟信号和所述第二时钟信号而对命令和地址进行采样以生成第一命令和地址及第二命令和地址。所述信号检测器被配置为响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，所述半导体存储装置包括：第一缓冲器，所述第一缓冲器被配置为缓冲时钟信号以生成缓冲的时钟信号；第二缓冲器，所述第二缓冲器被配置为对反相片选信号进行反相和缓冲以生成缓冲的片选信号；第三缓冲器，所述第三缓冲器被配置为缓冲命令和地址以生成缓冲的命令和地址；分频器，所述分频器被配置为对所述缓冲的时钟信号的频率进行分频以生成彼此反相的第一时钟信号和第二时钟信号；第一采样器，所述第一采样器被配置为响应于所述第一时钟信号而输出所述缓冲的片选信号作为第一片选信号，响应于所述第二时钟信号而输出所述缓冲的片选信号作为第二片选信号，并且响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号；第二采样器，所述第二采样器被配置为响应于所述第一时钟信号而输出所述缓冲的命令和地址作为第一命令和地址，并且响应于所述第二时钟信号而输出所述缓冲的命令和地址作为第二命令和地址；信号检测器，所述信号检测器被配置为响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号；控制电路，所述控制电路被配置为响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址，并且响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址；标志信号生成器，所述标志信号生成器被配置为使用所述第一片选信号和所述第二片选信号来生成标志信号；以及命令译码器和地址生成器，所述命令译码器和地址生成器被配置为，响应于所述标志信号而对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码，以生成目标命令或非目标命令。...

【技术特征摘要】
2017.12.08 KR 10-2017-01681441.一种半导体存储装置，所述半导体存储装置包括：第一缓冲器，所述第一缓冲器被配置为缓冲时钟信号以生成缓冲的时钟信号；第二缓冲器，所述第二缓冲器被配置为对反相片选信号进行反相和缓冲以生成缓冲的片选信号；第三缓冲器，所述第三缓冲器被配置为缓冲命令和地址以生成缓冲的命令和地址；分频器，所述分频器被配置为对所述缓冲的时钟信号的频率进行分频以生成彼此反相的第一时钟信号和第二时钟信号；第一采样器，所述第一采样器被配置为响应于所述第一时钟信号而输出所述缓冲的片选信号作为第一片选信号，响应于所述第二时钟信号而输出所述缓冲的片选信号作为第二片选信号，并且响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号；第二采样器，所述第二采样器被配置为响应于所述第一时钟信号而输出所述缓冲的命令和地址作为第一命令和地址，并且响应于所述第二时钟信号而输出所述缓冲的命令和地址作为第二命令和地址；信号检测器，所述信号检测器被配置为响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号；控制电路，所述控制电路被配置为响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址，并且响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址；标志信号生成器，所述标志信号生成器被配置为使用所述第一片选信号和所述第二片选信号来生成标志信号；以及命令译码器和地址生成器，所述命令译码器和地址生成器被配置为，响应于所述标志信号而对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码，以生成目标命令或非目标命令。2.根据权利要求1所述的半导体存储装置，其中，所述分频器包括：第一触发器，所述第一触发器被配置为按2对所述缓冲的时钟信号的频率进行分频以生成第一分频时钟信号和反相第一分频时钟信号；第二触发器，所述第二触发器被配置为按2对所述第一分频时钟信号的频率进行分频以生成第二分频时钟信号和反相第二分频时钟信号；以及选择器，所述选择器被配置为在模式信号是第一值时输出所述第一分频时钟信号作为所述第一时钟信号并且输出所述反相第一分频时钟信号作为所述第二时钟信号，而在所述模式信号是第二值时输出所述第二分频时钟信号作为所述第一时钟信号并且输出所述反相第二分频时钟信号作为所述第二时钟信号。3.根据权利要求1所述的半导体存储装置，其中，所述第一采样器包括：第一触发器，所述第一触发器被配置为响应于所述第一时钟信号而输出所述缓冲的片选信号作为所述第一片选信号；第二触发器，所述第二触发器被配置为响应于所述第二时钟信号而输出所述缓冲的片选信号作为所述第二片选信号；以及第三触发器，所述第三触发器被配置为响应于所述第二时钟信号而输出所述第一片选信号作为所述第三片选信号。4.根据权利要求1所述的半导体存储装置，其中，所述第二采样器包括：第一触发器，所述第一触发器被配置为响应于所述第一时钟信号而输出所述缓冲的命令和地址作为所述第一命令和地址；以及第二触发器，所述第二触发器被配置为响应于所述第二时钟信号而输出所述缓冲的命令和地址作为所述第二命令和地址。5.根据权利要求1所述的半导体存储装置，其中，所述信号检测器包括：第一逻辑门，所述第一逻辑门被配置为响应于所述第一时钟信号而输出所述第一片选信号作为所述第一选择信号；以及第二逻辑门，所述第二逻辑门被配置为响应于所述第二时钟信号而输出所述第三片选信号作为所述第二选择信号。6.根据权利要求1所述的半导体存储装置，其中，所述控制电路包括：第一开关，所述第一开关被配置为响应于所述第一选择信号而输出所述第一命令和地址作为所述第一内部命令和地址；以及第二开关，所述第二开关被配置为响应于所述第二选择信号而输出所述第二命令和地址作为所述第二内部命令和地址。7.根据权利要求2所述的半导体存储装置，其中，所述第一采样器响应于所述第一时钟信号而输出所述第二片选信号作为所述第四片选信号，所述信号检测器响应于所述第二时钟信号而输出所述第二片选信号作为第三选择信号，并且响应于所述第一时钟信号而输出所述第四片选信号作为第四选择信号，所述控制电路响应于所述第三选择信号而输出所述第二命令和地址作为所述第一内部命令和地址，并且响应于所述第四选择信号而输出所述第一命令和地址作为所述第二内部命令和地址。8.根据权利要求7所述的半导体存储装置，其中，所述第一采样器包括：第三触发器，所述第三触发器被配置为响应于所述第一时钟信号而输出所述缓冲的片选信号作为所述第一片选信号；第四触发器，所述第四触发器被配置为响应于所述第二时钟信号而输出所述缓冲的片选信号作为所述第二片选信号；第五触发器，所述第五触发器被配置为响应于所述第二时钟信号而输出所述第一片选信号作为所述第三片选信号；以及第六触发器，所述第六触发器被配置为响应于所述第一时钟信号而输出所述第二片选信号作为所述第四片选信号。9.根据权利要求7所述的半导体存储装置，其中，所述第二采样器包括：第三触发器，所述第三触发器被配置为响应于所述第一时钟信号而输出所述缓冲的命令和地址作为所述第一命令和地址；以及第四触发器，所述第四触发器被配置为响应于所述第二时钟信号而输出所述缓冲的命令和地址作为所述第二命令和地址。10.根据权利要求7所述的半导体存储装置，其中，所述信号检测器包括：第一逻辑门，所述第一逻辑门被配置为响应于所述第一时钟信号而输出所述第一片选信号作为所述第一选择信号；第二逻辑门，所述第二逻辑门被配置为响应于所述第一时钟信号而输出所述第四片选信号作为所述第四选择信号；第三逻辑门，所述第三逻辑门被配置为响应于所述第二时钟信号而输出所述第二片选信号作为所述第三选择信号；以及第四逻辑门，所述第四逻辑门被配置为响应于所述第二时钟信号而输出所述第三片选信号作为所述第二选择信号。11.根据权利要求7所述的半导体存储装置，其中，所述控制电路包括：第一开关，所述第一开关被配置为响应于所述第一选择信号而输出所述第一命令和地址作为所述第一内部命令和地址；第二开关，所述第二开关被配置为响应于所述第三选择信号而输出所述第二命令和地址作为所述第一内部命令和地址；第三开关，所述第三开关被配置为响应于所述第四选择信号而输出所述第一命令和地址作为所述第二内部命令和地址；以及第四开关，所述第四开关被配置为响应于所述第二选择信号而输出所述第二命令和地址作为所述第二内部命令和地址。12.根据权利要求7所述的半导体存储装置，其中，所述标志信号生成器包括逻辑门，所述逻辑门被配置为组合所述第一片选信号和所述第二片选信号以生成所述标志信号。13.根据权利要求1所述的半导体存储装置，其中，所述目标命令包括写入命令和读取命令中的一种，并且所述非目标命令包括非目标写入命令和非目标读取命令中的一种，所述半导体存储装置还包括：数据端子，所述数据端子被配置为输入和输出数据；以及数据选通信号端子，所述数据选通信号端子被配置为输入和输出数据选通信号，并且所述半导体存储装置响应于所述目标命令和所述非目标命令而控制用于所述数据端子和所述数据选通信号端子中的每一个端子的片内终结电阻器。14.根据权利要求2所述的半导体存储装置，其中，所述目标命令包括写入命令和读取命令中的一种，并且所述非目标命令包括...

【专利技术属性】
技术研发人员：崔训对，郑载勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR