无接面晶体管元件及其制造方法技术

本公开提供一种无接面晶体管元件，包括：一半导体基底、一通道、一第一源/漏极、一第二源/漏极、一栅极及一栅极介电层。该通道包括一横向延伸的一第一通道及一垂直延伸的一第二通道。该第一源/漏极接触该第一通道，该第二源/漏极接触该第二通道。该通道、该第一源/漏极及该第二源/漏极具有相同的第一掺杂形态。该栅极沉积在该第一通道的一上表面及该第二通道的侧表面上，且该栅极具有与该第一掺杂形态不同的一第二掺杂形态。该栅极介电层沉积在该栅极与该通道之间。

Contactless Transistor Element and Its Manufacturing Method

The present disclosure provides a connectionless transistor element comprising a half conductor substrate, a channel, a first source/drain, a second source/drain, a gate and a gate dielectric layer. The channel includes a first channel extending horizontally and a second channel extending vertically. The first source/drain contacts the first channel, and the second source/drain contacts the second channel. The channel, the first source/drain and the second source/drain have the same first doping morphology. The gate is deposited on the upper surface of the first channel and the side surface of the second channel, and the gate has a second doping morphology different from the first doping morphology. The dielectric layer of the gate is deposited between the gate and the channel.

【技术实现步骤摘要】
无接面晶体管元件及其制造方法本公开主张2017年12月6日申请的美国临时申请案第62/595,248号及2018年1月4日申请的美国正式申请案第15/862,158号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。
本公开提供一种无接面晶体管元件及其制造方法，特别涉及一种具有垂直通道栅极全环(gate-all-around)的无接面晶体管及其制造方法。
技术介绍
传统金属氧化物半导体场效晶体管(MOSFET)元件具有四个端点，包括一栅极端点、一源极端点、一漏极端点及一基极(基底)端点。MOSFET的源/漏极(S/D)与通道具有不同的掺杂形态，因此，在S/D及通道之间产生一空乏区。当MOSFET晶体管元件尺寸缩小，空乏区将出现击穿(punch)现象，导致高漏电流、更大次临限摆幅(subthresholdswing)及漏极偏压导致通道能障降低效应(DrainInducedBarrierLoweringeffect,DIBL)。换言之，短通道效应(SCE)将愈发严重。另外，S/D与基极界面之间亦可能出现空乏区。上文的“现有技术”说明仅提供
技术介绍
，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
技术实现思路
本公开的一实施例提供一种无接面晶体管元件，包括：一半导体基底，具有一表面；一通道，形成在该半导体基底上，且该通道包括一第一通道，其实质平行该半导体基底的该表面并横向延伸，以及一第二通道，其实质垂直该半导体基底的该表面并垂直延伸，其中该第一通道及该第二通道在一末端相接触，且该通道具有一第一掺杂形态；一第一源/漏极形成在该半导体基底上，并与该第一通道接触，其中该第一源/漏极具有该第一掺杂形态；一第二源/漏极形成在该半导体基底上，并与该第二通道接触，其中该第二源/漏极具有该第一掺杂形态；以及一栅极，形成在该第一通道的一上表面及该第二通道的侧表面上，该栅极具有一第二掺杂形态，其中该第二掺杂形态与该第一掺杂形态不同。在一些实施例中，该第一源/漏极的掺杂浓度、该第二源/漏极的掺杂浓度及通道的掺杂浓度实质上相同。在一些实施例中，该栅极的掺杂浓度高于该通道的掺杂浓度。在一些实施例中，该半导体基底另包括一掺杂井，该掺杂井位于该通道下方且具有该第二掺杂形态。在一些实施例中，该掺杂井的掺杂浓度低于该通道的掺杂浓度。在一些实施例中，该无接面晶体管元件另包括：一第一电性接点以电性连接该第一源/漏极；及一第二电性接点以电性连接该第二源/漏极。在一些实施例中，该栅极环绕该第二通道的多个侧表面。本公开的一实施例提供一种无接面晶体管元件的制造方法，其步骤包括：提供一半导体基底；形成一半导体掺杂结构于该半导体基底上，该半导体掺杂结构具有一第一掺杂形态，且该半导体掺杂结构包括一第一掺杂结构及一第二掺杂结构，其中该第一掺杂结构实质平行该半导体基底的一表面并横向延伸，第二掺杂结构实质垂直该半导体基底的该表面并垂直延伸；以及形成一栅极介电层及一栅极于该半导体掺杂结构上，其中该栅极具有一第二掺杂形态，且该第二掺杂形态与该第一掺杂形态不同。在一些实施例中，形成该半导体掺杂结构步骤包括：形成一掺杂区于该半导体基底中，该掺杂区具有一第一掺杂形态；图案化该掺杂区以形成该半导体掺杂结构。在一些实施例中，该栅极介电层及该栅极覆盖该第一掺杂结构的一上表面及该第二掺杂结构的侧表面，并露出该第二通道的一上表面。在一些实施例中，形成该栅极介电层及该栅极于该半导体掺杂结构上的步骤包括：形成该栅极介电层于该半导体掺杂结构上方；形成该栅极于该栅极介电层上方；掺杂该栅极；及移除部分该栅极与该栅极介电层，露出该第二掺杂结构的该上表面。在一些实施例中，形成该栅极介电层于该半导体掺杂结构上的步骤包括热成长一热氧化层。在一些实施例中，该第一掺杂结构的掺杂浓度与该第二掺杂结构的掺杂浓度实质上相同。在一些实施例中，该栅极的掺杂浓度高于该半导体掺杂结构的掺杂浓度。在一些实施例中，该第一掺杂结构的一末端经设置为一第一源/漏极，该第二掺杂结构的一末端经设置为一第二源/漏极，该第一掺杂结构及该第二掺杂结构经设置为一通道。上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属
中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属
中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的构思和范围。附图说明参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。图1是根据本公开的一些实施例的流程图，例示一无接面晶体管元件的制造方法。图2A、图2B、图2C、图2D、图2E、图2F是根据本公开的一些实施例的示意图，例示图1的制造方法。图3A是根据本公开的一些实施例的立体图，例示一无接面晶体管元件。图3B是根据本公开的一些实施例的剖面图(沿着图3A中A-A线)，例示一无接面晶体管元件。图3C是根据本公开的一些实施例的上视图，例示一无接面晶体管元件。图4是根据本公开的一些实施例的电气特性图，例示一无接面晶体管元件在漏极电压为1伏特(Vd＝1V)时，漏极电流(Id)对栅极电压(Vg)的电气特性。附图标记说明：1无接面晶体管元件2无接面晶体管元件10半导体基底10S表面12掺杂井14隔离结构20掺杂区22牺牲层30半导体掺杂结构32第一掺杂结构32U上表面34第二掺杂结构34S侧表面34U上表面40栅极介电层50栅极60介电层62第一电性接点64第二电性接点70通道72第一通道72U侧表面74第二通道74S侧表面74U上表面76第一源/漏极78第二源/漏极100方法110步骤120步骤130步骤L1方向L2方向具体实施方式本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。图1是本公开的一些实施例的流程图，例示无接面晶体管元件的制造方法100。参照图1，制造方法100从步骤120开始，提供一半导体基底。继续步骤120，形成一掺杂结构于半导体基底上。该掺杂结构具有一第一掺杂形态且包括一第一掺杂结构及一第二掺杂结构。其中，第一掺杂结构实质平行半导体基底的一表面并横向延伸；第二掺杂结本文档来自技高网...

【技术保护点】
1.一种无接面晶体管元件，包括：一半导体基底，具有一表面；一通道，形成在该半导体基底上，且该通道包括一第一通道，其实质平行该半导体基底的该表面并横向延伸，以及一第二通道，其实质垂直该半导体基底的该表面并垂直延伸，其中该第一通道及该第二通道在一末端相接触，且该通道具有一第一掺杂形态；一第一源/漏极，形成在该半导体基底上，并与该第一通道接触，其中该第一源/漏极具有该第一掺杂形态；一第二源/漏极，形成在该半导体基底上，并与该第二通道接触，其中该第二源/漏极具有该第一掺杂形态；以及一栅极，形成在该第一通道的一上表面及该第二通道的侧表面上，该栅极具有一第二掺杂形态，其中该第二掺杂形态与该第一掺杂形态不同。

【技术特征摘要】
2017.12.06 US 62/595,248;2018.01.04 US 15/862,1581.一种无接面晶体管元件，包括：一半导体基底，具有一表面；一通道，形成在该半导体基底上，且该通道包括一第一通道，其实质平行该半导体基底的该表面并横向延伸，以及一第二通道，其实质垂直该半导体基底的该表面并垂直延伸，其中该第一通道及该第二通道在一末端相接触，且该通道具有一第一掺杂形态；一第一源/漏极，形成在该半导体基底上，并与该第一通道接触，其中该第一源/漏极具有该第一掺杂形态；一第二源/漏极，形成在该半导体基底上，并与该第二通道接触，其中该第二源/漏极具有该第一掺杂形态；以及一栅极，形成在该第一通道的一上表面及该第二通道的侧表面上，该栅极具有一第二掺杂形态，其中该第二掺杂形态与该第一掺杂形态不同。2.如权利要求1所述的无接面晶体管元件，其中该第一源/漏极的掺杂浓度、该第二源/漏极的掺杂浓度及通道的掺杂浓度实质上相同。3.如权利要求2所述的无接面晶体管元件，其中该栅极的掺杂浓度高于该通道的掺杂浓度。4.如权利要求1所述的无接面晶体管元件，其中该半导体基底另包括一掺杂井，该掺杂井位于该通道下方且具有该第二掺杂形态。5.如权利要求4所述的无接面晶体管元件，其中该掺杂井的掺杂浓度低于该通道的掺杂浓度。6.如权利要求1所述的无接面晶体管元件，另包括：一第一电性接点，以电性连接该第一源/漏极；及一第二电性接点，以电性连接该第二源/漏极。7.如权利要求1所述的无接面晶体管元件，其中该栅极环绕该第二通道的多个侧表面。8.一种...

【专利技术属性】
技术研发人员：蔡宗育，黄竞加，范恭鸣，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：中国台湾,71