半导体装置及其制造方法制造方法及图纸

一种半导体装置及其制造方法。半导体装置包含半导体基板、控制栅极、选择栅极、电荷捕陷结构以及介电结构。半导体基板具有漏极区、源极区以及位于漏极区与源极区之间的通道区。控制栅极位于半导体基板的通道区上。选择栅极位于半导体基板的通道区上且与控制栅极分隔开来。电荷捕陷结构位于控制栅极以及半导体基板之间。介电结构位于选择栅极以及半导体基板之间。介电结构具有第一部分以及第二部分，第一部分位于电荷捕陷结构与第二部分之间，且第二部分厚于第一部分。

Semiconductor Device and Its Manufacturing Method

The invention relates to a semiconductor device and a manufacturing method thereof. Semiconductor devices include semiconductor substrate, control gate, selective gate, charge trapping structure and dielectric structure. The semiconductor substrate has a drain region, a source region and a channel region between the drain region and the source region. The control gate is located in the channel area of the semiconductor substrate. The selected gate is located in the channel area of the semiconductor substrate and separated from the control gate. The charge trapping structure is located between the control gate and the semiconductor substrate. The dielectric structure is located between the selective gate and the semiconductor substrate. The dielectric structure has the first part and the second part. The first part lies between the charge trapping structure and the second part, and the second part is thicker than the first part.

【技术实现步骤摘要】
半导体装置及其制造方法
本揭露是关于用以半导体装置及其制造方法。
技术介绍
在过去几十年，半导体集成电路产业经历了指数性的成长。在集成电路演变过程中，功能密度(即每晶片面积的内连接装置的数量)大体上增加，而几何尺寸(即制程所能产生的最小组件(或线))缩小。在一些集成电路设计中，随着技术节点(technologynode)缩小，技术的进展至使用金属栅极代替多晶硅栅极，以通过缩小的特征尺寸来改善装置性能。超快闪技术使设计者能够通过使用分栅快闪记忆体单元来创建低成本且高性能的可编程晶片上系统(systemonchip；SOC)方案。第三代嵌入式超快闪记忆体(thirdgenerationembeddedsuper-flashmemory；ESF3)的缩小使得能够设计快闪记忆体具有高记忆体阵列密度。
技术实现思路
本揭露的部分实施方式提供一种半导体装置。半导体装置包含半导体基板、控制栅极、选择栅极、电荷捕陷结构以及介电结构。半导体基板具有漏极区、源极区以及位于漏极区与源极区之间的通道区。控制栅极位于半导体基板的通道区上。选择栅极位于半导体基板的通道区上且与控制栅极分隔开来。电荷捕陷结构位于控制栅极以及半导体基板之间。介电结构位于选择栅极以及半导体基板之间。介电结构具有第一部分以及第二部分，第一部分位于电荷捕陷结构与第二部分之间，且第二部分厚于第一部分。本揭露的部分实施方式提供一种半导体装置，半导体装置包含半导体基板、控制栅极、选择栅极、电荷捕陷结构以及介电结构。半导体基板具有漏极区、源极区以及位于漏极区与源极区之间的通道区。控制栅极位于半导体基板的通道区上。选择栅极位于半导体基板的通道区上且与控制栅极分隔开来。电荷捕陷结构位于控制栅极以及半导体基板之间。介电结构位于选择栅极以及半导体基板之间。介电结构与选择栅极形成界面，界面相对于半导体基板的顶表面倾斜。本揭露的部分实施方式提供一种半导体装置，该方法包含在半导体基板上形成栅极堆叠，其中栅极堆叠包含电荷捕陷结构以及位于电荷捕陷结构上的控制栅极；沿着栅极堆叠的边缘，形成栅极间介电层；沿着栅极间介电层的边缘，形成选择栅极；以及将选择栅极远离控制栅极的部分转化为介电部分。附图说明从以下详细叙述并搭配附图检阅，可理解本揭露的态样。应注意到，多种特征并未以产业上实务标准的比例绘制。事实上，为了清楚讨论，多种特征的尺寸可以任意地增加或减少。图1A至图1C为根据本揭露的部分实施方式用于制造半导体装置的方法的流程图；图2至图30B为根据本揭露的部分实施方式用于制造半导体装置的方法的各阶段的剖面图；图31A为根据本揭露的部分实施方式的半导体装置的剖面图；图31B为图31A的一部分的局部放大图；图32A为根据本揭露的部分实施方式的半导体装置的剖面图；图32B为图32A的一部分的局部放大图；图33A为根据本揭露的部分实施方式的半导体装置的剖面图；图33B为图33A的一部分的局部放大图；图34A为根据本揭露的部分实施方式的半导体装置的剖面图；图34B为图34A的一部分的局部放大图；图35A为根据本揭露的部分实施方式的半导体装置的剖面图；图35B为图35A的一部分的局部放大图。具体实施方式以下本揭露将提供许多个不同的实施方式或实施例以实现所提供的专利标的的不同特征。许多元件与设置将以特定实施例在以下说明，以简化本揭露。当然这些实施例仅用以示例而不应用以限制本揭露。举例而言，叙述“第一特征形成于第二特征上”包含多种实施方式，其中涵盖第一特征与第二特征直接接触，以及额外的特征形成于第一特征与第二特征之间而使两者不直接接触。此外，于各式各样的实施例中，本揭露可能会重复标号以及/或标注字母。此重复是为了简化并清楚说明，而非意图表明这些讨论的各种实施方式以及/或配置之间的关系。更甚者，空间相对的词汇，例如“下层的”、“低于”、“下方”、“之下”、“上层的”、“上方”等相关词汇，于此用以简单描述元件或特征与另一元件或特征的关系，如图所示。在使用或操作时，除了图中所绘示的转向之外，这些空间相对的词汇涵盖装置的不同的转向。或者，这些装置可旋转(旋转90度或其他角度)，且在此使用的空间相对的描述语可作对应的解读。快闪记忆体可以在块状硅基板上形成，并使用各种偏压条件来读写数据值。举例而言，第三代嵌入式超快闪记忆体(或称为thirdgenerationembeddedsuper-flashmemory；ESF3)包含一对对称的分离栅记忆体单元，每一分离栅记忆体单元包含一对源极/漏极区以及位于其中的通道区。在ESF3的技术中，每一分离栅记忆体单元的源极/漏极区之一是共通源极/漏极区，其与相邻的单元共享，而另一源极/漏极区是该单元独有的单个源极/漏极区。在每个分离栅单元中，浮动栅极设置于单元的通道区上，且控制栅极设置于浮动栅极上。选择栅设置于浮动栅极与控制栅极的一侧(例如位于ESF3单元的单个源极/漏极区以及浮动栅极以及/或控制栅极的侧壁之间)。至少一个单元用于在其浮动栅极上储存可变电荷量，此电荷量对应单元中储存的数据状态且以非挥发性方式储存，如此一来，在没有电力的情况下，可使储存的电荷/数据存留。通过改变浮动栅极上储存的电荷量，记忆体单元装置的阈值电压(thresholdvoltage；Vth)可被对应地改变。举例而言，为了对单元进行写入程序(例如写入逻辑“0”、写入是0、高Vth)，相较于施加于通道区的电压以及/或施加于选择栅极的电压，以更高的电压(例如至少高出一个数量级)对控制栅极施加偏压。此高偏压促使从通道区至控制栅极的载子的F-N穿隧(Fowler-Nordheimtunneling)。在载子穿隧至控制栅极时，载子被浮动栅极捕捉而改变单元的Vth。相反地，为了对单元进行抹除程序(例如写入逻辑“1”、抹除是1、低Vth)，相较于施加于通道区的电压以及/或施加于控制栅极的电压，以更高的电压(例如至少高出一个数量级)对抹除栅极施加偏压。此高偏压促使从浮动栅极至抹除栅极的载子的F-N穿隧(Fowler-Nordheimtunneling)，因此移除来自于浮动栅极的电荷，且以可预期的方式，再次改变单元的Vth。接着，在读的程序中，将一电压施加于选择栅极上，以使部分的通道区导通。此施加于选择栅极的电压吸引载子至通道区邻近选择栅的部分。当施加选择栅电压时，大于Vth且小于Vth+ΔVth的电压施加于控制栅极上(其中ΔVth是Vth中因浮动栅极上的捕捉电荷的变量)。如果记忆体单元装置开启(亦即，允许电荷流通)，可以视为其具有第一数据状态(例如读到逻辑“1”)。如果记忆体单元装置不开启，可以视为其具有第二数据状态(例如读到逻辑“0”)。本揭露的部分实施方式是关于形成于基板的凹陷区域的快闪记忆体装置。虽然以下描述的部分实施方式是关于分离栅快闪记忆体，但是应当理解，该概念不限于分离栅快闪记忆体，而是还适用于其他类型的快闪记忆体以及其他类型的半导体装置，例如金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-EffectTransistor；MOSFET)、鳍式场效晶体管(FinField-EffectTransistor；FinFET)等。图1A至图1C为根据本揭露的部分实施方本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，包含：一半导体基板，具有一漏极区、一源极区以及位于该漏极区与该源极区之间的一通道区；一控制栅极，位于该半导体基板的该通道区上；一选择栅极，位于该半导体基板的该通道区上且与该控制栅极分隔开来；一电荷捕陷结构，位于该控制栅极以及该半导体基板之间；以及一介电结构，位于该选择栅极以及该半导体基板之间，其中该介电结构具有一第一部分以及一第二部分，该第一部分位于该电荷捕陷结构与该第二部分之间，且该第二部分厚于该第一部分。

【技术特征摘要】
2017.11.30 US 62/592,849;2018.11.19 US 16/195,6801.一种半导体装置，其特征在于，包含：一半导体基板，具有一漏极区、一源极区以及位于该漏极区与该源极区之间的一通道区；一控制栅极，位于该半导体基板的该通道区上；一选择栅极，位于该半导体基板的该通道区上且与该控制栅极分隔开来；一电荷捕陷结构，位于该控制栅极以及该半导体基板之间；以及一介电结构，位于该选择栅极以及该半导体基板之间，其中该介电结构具有一第一部分以及一第二部分，该第一部分位于该电荷捕陷结构与该第二部分之间，且该第二部分厚于该第一部分。2.根据权利要求1所述的半导体装置，其特征在于，其中该介电结构的该第二部分包含氧化硅，且该选择栅极包含多晶硅。3.根据权利要求1所述的半导体装置，其特征在于，还包含：一间隔物，其中该选择栅极与该介电结构的该第二部分位于该间隔物与该控制栅极之间，其中该介电结构的该第二部分与该选择栅极接触该间隔物的相同表面。4.根据权利要求1所述的半导体装置，其特征在于，其中该选择栅极与该介电结构形成一弧形界面。5.根据权利要求1所述的半导体装置，其特征在于，还包含：一间隔物，其中该选择...

【专利技术属性】
技术研发人员：林孟汉，吴伟成，邱德馨，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71