记忆体电路制造技术

一种记忆体电路于此揭露。记忆体电路包含晶体管开关、覆盖晶体管开关的上方及周围的绝缘结构、多个设置于绝缘结构上方且呈垂直堆叠的记忆单元层、以及金属层结构。晶体管开关包含栅极结构，源极及漏极。每一记忆单元层包含与晶体管开关的源极之间以源极接触孔电性连接的导电底板、位于导电底板上的多个二极管结构、分别位于二极管结构上的多个记忆单元、以及分别位于记忆单元上，与导电底板大致成垂直排列的多个导电层。金属层结构与晶体管开关的漏极之间以漏极接触孔电性连接。如此一来，透过一个控制开关便可控制多个记忆单元层中的多个记忆单元，提高单位面积中的记忆容量，并简化三维记忆体电路的制程步骤，降低制程成本。

Memory Circuit

A memory circuit is disclosed here. Memory circuits include transistor switches, insulating structures covering the top and surrounding of transistor switches, memory cell layers arranged on the top of insulating structures and stacked vertically, and metal layer structures. Transistor switches include gate structure, source and drain. Each memory cell layer consists of a conductive substrate electrically connected with the source of the transistor switch by a source contact hole, a plurality of diode structures located on the conductive substrate, a plurality of memory cells located on the diode structure respectively, and a plurality of conductive layers located on the memory cell respectively and arranged roughly vertically with the conductive substrate. The metal layer structure is electrically connected with the drain of the transistor switch by a drain contact hole. In this way, through a control switch, multiple memory units in multiple memory cell layers can be controlled, memory capacity per unit area can be increased, and the process steps of three-dimensional memory circuit can be simplified, and the process cost can be reduced.

【技术实现步骤摘要】
记忆体电路本申请是申请日为2016年02月26日、申请号为201610107337.1、专利技术名称为“记忆体结构与记忆体电路”的专利申请的分案申请。
本专利技术是关于一种记忆体电路，且特别是关于一种三维记忆体电路。
技术介绍
近来，随着现有的记忆体技术面临到尺度上的物理极限，发展新的记忆体技术成为目前相关领域重要的研发课题。由于现有的二维记忆体阵列中，常用的基本结构是以一个晶体管搭配一个记忆单元进行控制，为了降低成本并提高单位面积上记忆体阵列的记忆容量，如何架构三维记忆体(3Dmemory)阵列，并以一个晶体管搭配多个记忆单元进行控制，实为当前相关领域极需改进的目标。
技术实现思路
为解决以上问题，本专利技术的一技术方案为一种记忆体结构。记忆体结构包含：一晶体管开关，其包含一栅极结构，一源极及一漏极；一绝缘结构，覆盖该晶体管开关的上方及周围；多个记忆单元层，所述记忆单元层设置于该绝缘结构上方且呈垂直堆叠，其中每一记忆单元层包含：一导电底板，与该晶体管开关的该源极之间以一源极接触孔电性连接；多个二极管结构，位于该导电底板上；多个记忆单元，分别位于所述二极管结构上；以及多个导电层，与该导电本文档来自技高网...

【技术保护点】
1.一种记忆体电路，其特征在于，包含：多条字符线；多条位线，所述多条位线与所述多条字符线交叉排列形成一记忆体阵列；多个控制开关，分别设置于所述多条位线与所述多条字符线交叉处，所述多个控制开关每一者，包含：一栅极端，耦接于相应的字符线；一漏极端，耦接于相应的位线；以及一源极端；多个记忆单元层，所述多个记忆单元层每一者各自包含：多个二极管，所述多个二极管每一者的一第一端耦接于相应的控制开关的源极端；多个记忆单元，所述多个记忆单元每一者的一第一端耦接于相应的二极管的一第二端，所述多个记忆单元每一者的一第二端，耦接于一相应的选择开关的一第一端；以及多个选择线，其中所述选择开关的一控制端耦接至相应的选择...

【技术特征摘要】
1.一种记忆体电路，其特征在于，包含：多条字符线；多条位线，所述多条位线与所述多条字符线交叉排列形成一记忆体阵列；多个控制开关，分别设置于所述多条位线与所述多条字符线交叉处，所述多个控制开关每一者，包含：一栅极端，耦接于相应的字符线；一漏极端，耦接于相应的位线；以及一源极端；多个记忆单元层，所述多个记忆单元层每一者各自包含：多个二极管，所述多个二极管每一者的一第一端耦接于相应的控制开关的源极端；多个记忆单元，所述多个记忆单元每一者的一第一端耦接于相应的二极管的一第二端，所述多个记忆单元每一者的一第二端，耦接于一相应的选择开关的一第一端；以及多个选择线，其中所述选择开关的一控制端耦接至相应的选择线用以接收一选择信号以决定所述选择开关是否导通，所述选择开关的一第二端耦接于一接地端。2.根据权利要求1所述的记忆体电路，其特征在于，还包含:一绝缘结构，覆盖该些控制开关的上方及周围；所述多个记忆单元层设置于该绝缘结构上方且呈垂直堆叠，其中所述多个记忆单元层每一者包含：一导电底板，与该控制开关的该源极之间以一源极接触孔电性连接；所述多个二极管，位于该导电底板上；所述多个记忆单元，分别位于所述多个二极管结构上，所述多个记忆单元与所述...

【专利技术属性】
技术研发人员：吴孝哲，
申请(专利权)人：江苏时代全芯存储科技有限公司，江苏时代芯存半导体有限公司，英属维京群岛商时代全芯科技有限公司，
类型：发明
国别省市：江苏,32