用于将多个数据元素加载到除紧缩数据寄存器之外的目的地存储位置的处理器、方法、系统和指令技术方案

一个方面的处理器包括多个紧缩数据寄存器和用于对指令解码的解码单元。该指令用于指示多个紧缩数据寄存器中用于存储源紧缩存储器地址信息的紧缩数据寄存器。源紧缩存储器地址信息包括多个存储器地址信息数据元素。执行单元与解码单元和多个紧缩数据寄存器耦合，该执行单元响应于指令而用于：从各自都与多个存储器地址信息数据元素中的不同存储器地址信息数据元素对应的多个存储器地址加载多个数据元素；以及将被加载的多个数据元素存储在目的地存储位置中。该目的地存储位置不包括多个紧缩数据寄存器中的寄存器。

Processors, methods, systems and instructions for loading multiple data elements into destination storage locations other than compact data registers

One aspect of the processor includes a plurality of compact data registers and decoding units for decoding instructions. This instruction is used to indicate the compact data registers used to store the address information of the source compact memory in multiple compact data registers. Source compact memory address information includes multiple memory address information data elements. The execution unit is coupled with the decoding unit and a plurality of compact data registers, which are used in response to instructions for loading multiple data elements from multiple memory addresses corresponding to different memory address information data elements in each of the memory address information data elements, and storing multiple data elements to be loaded in the destination storage location. The destination storage location does not include registers in multiple compact data registers.

【技术实现步骤摘要】
【国外来华专利技术】用于将多个数据元素加载到除紧缩数据寄存器之外的目的地存储位置的处理器、方法、系统和指令政府权益的声明本专利技术是在由国防部授予的合同号H98230-13-D-0124的政府支持下进行的。政府具有本专利技术的某些权益。
本文中所描述的实施例总体上涉及处理器。具体而言，本文中所描述的实施例总体上涉及处理器的存储器访问能力。
技术介绍
处理器常执行用于访问存储器的指令。例如，处理器可执行加载指令以从存储器读取或加载数据，和/或可执行存储指令以向存储器写入或存储数据。对于至少一些应用和用途，快速地从存储器加载数据的能力可显著地影响性能。例如，这对于各种不同类型的存储器访问密集型应用通常可以是事实。附图说明通过参考以下描述以及用于说明实施例的附图，可最佳地理解本专利技术。在附图中：图1是可操作用于执行索引加载指令的实施例的处理器的实施例的框图，该索引加载指令具有不在紧缩数据寄存器的集合中的目的地存储位置。图2是执行索引加载指令的实施例的方法的实施例的流程框图，该索引加载指令具有不是紧缩数据寄存器的目的地存储位置。图3是可操作用于执行索引加载指令的实施例的处理器的实施例的框图，该索引加载指令具有绕过高速缓存的非时效性加载操作。图4是用于执行索引加载指令的合适的执行单元的示例实施例的框图。图5是合适的区块化转换后备缓冲器(TLB)的示例实施例的框图。图6是合适的并发加载操作分派单元的示例实施例的框图。图7A是示例存储队列以及合适的扩展存储队列的示例实施例的框图。图7B示出可按其提交图7A的示例的操作的顺序。图8是图示合适的存储器排序语义的示例实施例的示例指令序列的流程框图。图9是可操作以执行索引加载指令的实施例的处理器的详细的示例实施例的框图。图10A-10C是图示根据本专利技术的实施例的通用向量友好指令格式及其指令模板的框图。图11A-图11B是图示根据本专利技术的实施例的示例性专用向量友好指令格式和操作码字段的框图。图12A-图12D是图示根据本专利技术的实施例的示例性专用向量友好指令格式及其字段的框图。图13是寄存器架构的实施例的框图。图14A是图示有序流水线的实施例以及寄存器重命名的乱序发布/执行流水线的实施例的框图。图14B是处理器核的实施例的框图，该处理器核包括耦合至执行引擎单元的前端单元，并且执行引擎单元和前端单元两者都耦合至存储器单元。图15A是单个处理器核以及它与管芯上互连网络的连接及其第二级(L2)高速缓存的本地子集的实施例的框图。图15B是图15A的处理器核的部分的展开图的实施例的框图。图16是可具有多于一个的核、可具有集成存储器控制器并且可具有集成图形器件的处理器的实施例的框图。图17是计算机架构的第一实施例的框图。图18是计算机架构的第二实施例的框图。图19是计算机架构的第三实施例的框图。图20是计算机架构的第四实施例的框图。图21是根据本专利技术的实施例的使用软件指令转换器将源指令集中的二进制指令转换为目标指令集中的二进制指令的框图。具体实施方式本文公开的是指令的实施例、用于执行指令的处理器的实施例、当执行指令时由处理器执行的方法的实施例、包含用于执行指令的一个或多个处理器的系统的实施例、以及提供指令的程序或机器可读介质的实施例。在一些实施例中，处理器可具有用于执行指令的逻辑(例如，解码单元、其他单元、或用于解码的其他逻辑、以及存储器访问单元、其他执行单元、其他单元、或用于执行或进行指令的其他逻辑)。在以下描述中，阐述了众多特定细节(例如，特定的指令操作、操作序列、存储器排序语义、处理器配置、微架构细节等)。然而，可在没有这些特定细节的情况下实施实施例。在其他实例中，未详细示出公知的电路、结构和技术，以避免使对本说明书的理解模糊。图1是可操作用于执行索引加载指令102的实施例的处理器100的实施例的框图，该索引加载指令102具有不是架构寄存器的目的地存储位置124。在一些实施例中，该处理器可以是通用处理器(例如，在台式机、膝上型计算机、服务器和其他计算机系统中所使用类型的通用微处理器或中央处理单元(CPU))。替代地，处理器可以是专用处理器。合适的专用处理器的示例包括但不限于网络处理器、通信处理器、密码处理器、图形处理器、协处理器、嵌入式处理器和数字信号处理器(DSP)。处理器可具有各种复杂指令集计算(CISC)架构、精简指令集计算(RISC)架构、超长指令字(VLIW)架构、混合架构、其他类型的架构中的任一种，或者具有不同架构的组合(例如，不同的核可具有不同的架构)。在一些实施例中，处理器可以被设置在至少一个集成电路或半导体管芯上。在一些实施例中，处理器可包括至少一些硬件(例如，晶体管、电路、存储微代码的非易失性存储器等等)。在操作期间，处理器100可取出或以其他方式接收索引加载指令102。索引加载指令的一个示例是聚集指令。指令可表示处理器的指令集的宏指令、机器语言指令、或其他指令或控制信号。在一些实施例中，索引加载指令102可显式地指定(例如，通过一个或多个字段或多组位)或以其他方式指示(例如，隐式地指示)源紧缩存储器地址信息110。如图所示，在一些实施例中，源紧缩存储器地址信息可任选地包括多个紧缩存储器索引(例如，I0、I1、I2和I3).类似地，在一些实施例中，索引加载指令可任选地显式地指定或以其他方式指示任选附加的存储器地址生成信息116，该任选附加的存储器地址生成信息116用于与存储器索引组合或以其他方式与存储器索引一起使用以生成完整的或有效的逻辑存储器地址。在其他实施例中，源紧缩存储器地址信息110可任选地包括源紧缩逻辑存储器地址(例如，完整的或有效的逻辑存储器地址)，在这种情况下，可任选地忽略该任选附加的存储器地址生成信息116。为清楚起见，指令102用术语被称为“索引加载指令”，因为常使用索引，但是不存在必须使用索引的要求。类似地，在一些实施例中，索引加载指令可任选地显式地指定或以其他方式指示任选的目的地存储器地址信息118(例如，目的地存储器索引或目的地逻辑存储器地址)。当目的地存储位置124(当指令被执行时，结果紧缩数据126将被存储在该目的地位置124)任选地是存储器位置(或经高速缓存的存储器位置)时，可使用任选的目的地存器地址信息。在一些情况下，指令可具有一个或多个源和/或目的地操作数指定字段，用于指定用于提供这些操作数中的一个或多个的寄存器、存储器位置、或其他存储位置。在其他情况下，可任选地将这些操作数中的一个或多个存储在对于指令而言是隐式的(例如对于指令的操作码而言是隐式的)寄存器、存储器位置、或其他存储位置中。还可任选地使用此类方式的组合。不同类型的任选附加的存储器地址生成信息116取决于特定存储器寻址模式而适合于不同实施例。作为示例，任选附加的存储器地址生成信息可表示这样的信息，当该信息与源紧缩存储器索引和/或任选的目的地存储器索引118中的每一个组合时可操作用于生成完整的或有效的虚拟线性或其他逻辑存储器地址。这样做所按照的确切方式可取决于特定架构以及所采用的存储器寻址机制。合适的存储器地址生成信息的示例包括但不限于比例因数、基址、段以及它们的各种组合。如在所图示的实施例中所示，源紧缩存储器地址信息110可存储在紧缩数据寄存器的集合108中。可任选地将任选附加的存本文档来自技高网...

【技术保护点】
1.一种处理器，包括：多个紧缩数据寄存器；解码单元，用于对指令解码，所述指令用于指示多个紧缩数据寄存器中用于存储源紧缩存储器地址信息的紧缩数据寄存器，所述源紧缩存储器地址信息包括多个存储器地址信息数据元素；以及执行单元，与所述解码单元和所述多个紧缩数据寄存器耦合，所述执行单元响应于所述指令而用于：从各自都与所述多个存储器地址信息数据元素中的不同存储器地址信息数据元素对应的多个存储器地址加载多个数据元素；以及将被加载的所述多个数据元素存储在目的地存储位置中，其中，所述目的地存储位置不包括所述多个紧缩数据寄存器中的寄存器。

【技术特征摘要】
【国外来华专利技术】2016.09.30 US 15/283,2591.一种处理器，包括：多个紧缩数据寄存器；解码单元，用于对指令解码，所述指令用于指示多个紧缩数据寄存器中用于存储源紧缩存储器地址信息的紧缩数据寄存器，所述源紧缩存储器地址信息包括多个存储器地址信息数据元素；以及执行单元，与所述解码单元和所述多个紧缩数据寄存器耦合，所述执行单元响应于所述指令而用于：从各自都与所述多个存储器地址信息数据元素中的不同存储器地址信息数据元素对应的多个存储器地址加载多个数据元素；以及将被加载的所述多个数据元素存储在目的地存储位置中，其中，所述目的地存储位置不包括所述多个紧缩数据寄存器中的寄存器。2.如权利要求1所述的处理器，进一步包括高速缓存，并且其中，所述执行单元响应于所述指令而用于非时效性地加载所述多个数据元素，非时效性地加载所述多个数据元素包括：不将被加载的所述数据元素存储在与从中加载所述多个数据元素的多个存储器地址对应的任何高速缓存行中。3.如权利要求1所述的处理器，其中，所述解码单元用于对用于指示与所述目的地存储位置对应的目的地存储器地址信息的指令进行解码。4.如权利要求1所述的处理器，进一步包括高速缓存，并且其中，所述执行单元响应于所述指令而用于将被加载的所述多个数据元素存储在作为所述高速缓存中的高速缓存行的目的地存储位置中。5.如权利要求4所述的处理器，进一步包括第一级(L1)高速缓存，其中，所述解码单元用于对用于隐式地指示所述高速缓存的指令进行解码，并且其中，所述高速缓存不是所述L1高速缓存。6.如权利要求4所述的处理器，其中，所述解码单元用于对具有用于显式地指定所述高速缓存的字段的指令进行解码。7.如权利要求4所述的处理器，其中，所述执行单元响应于所述指令而用于将所述高速缓存行配置为是不能读取且不能驱逐的，直到所述多个数据元素已被加载。8.如权利要求1所述的处理器，其中，所述执行单元响应于所述指令而用于将被加载的所述多个数据元素存储在作为存储器中的存储器位置的目的地存储位置中。9.如权利要求1至8中的任一项所述的处理器，其中，所述执行单元响应于所述指令而用于从存储器加载所述多个数据元素中的每个数据元素作为单独的数据元素而不加载任何附加的相邻数据元素。10.如权利要求1至8中的任一项所述的处理器，进一步包括并发加载操作分派单元，所述并发加载操作分派单元用于并发地为所述多个数据元素中的至少两个数据元素分派至少两个加载操作。11.如权利要求10所述的处理器，其中，所述处理器包括多个核，其中，所述并发加载操作分派单元与所述多个核中的第一核对应，并且所述处理器进一步包括用于所述多个核中的每个核的不同的并发加载操作分派单元。12.如权利要求1至8中的任一项所述的处理器，进一步包括区块化的转换后备缓冲器(TLB)，所述区块化的TLB具有多个TLB区块，所述多个TLB区块用于并发地将多个逻辑地址转换为多个物理地址。13.如权利要求12所述的处理器，其中，所述多个TLB中的每个TLB用于被映射到逻辑地址的不同集合。14.如权利要求1至8中的任一项所述的处理器，进一步包括：存储队列，用于对操作排队；以及扩展存储队列，用于对包括不与所述指令对应的操作的多个操作排队，并且其中，用于在所述扩展存储队列中被排队的多个操作用于相对于用于在所述存储队列中被排队的多个操作按序被提交。15.如权利要求14所述的处理器，其中，所述存储队列用于支持存储至加载转发，并且其中，...

【专利技术属性】
技术研发人员：W·C·哈森普劳伽，C·J·纽本，小西蒙·C·史迪力，S·S·苏里，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US