多路并联寄存器及应用其的数据运算单元、芯片、算力板和计算设备制造技术

本实用新型专利技术提供一种多路并联寄存器及应用其的数据运算单元、芯片、算力板和计算设备。多路并联寄存器包括多个输入端，用于输入数据；一时钟控制端，用于输入时钟信号；多个输出端，用于输出数据；多个动态D触发器，所述多个动态D触发器并联连接，用于在时钟信号控制下锁存和/或读出所述数据；一时钟缓冲器，用于将所述时钟控制端输入的时钟信号缓冲之后向所述多个动态D触发器提供时钟信号。可以简化后端布局布线流程，降低设计难度，提高性能，增加实用性。

【技术实现步骤摘要】
多路并联寄存器及应用其的数据运算单元、芯片、算力板和计算设备
本技术涉及一种受时钟控制的存储器件，尤其涉及一种在计算设备中应用的多路并联寄存器。
技术介绍
虚拟货币(如比特币、以太币)是一种P2P形式的数字货币，自2009年比特币系统推出以来就受到了广泛关注。该系统是基于区块链构建分布式共享总账，从而保证系统运行的安全、可靠以及去中心化。在哈希运算和工作量证明上，比特币是基于计算得到的唯一正确的哈希值，来证明工作量从而获得记账打包区块权，因此获得奖励，这就是工作量证明(Pow)。目前除了暴力计算外，还没有有效的算法进行哈希运算。比特币挖矿开始于CPU或者GPU这种低成本的硬件，不过随着比特币的流行，挖矿的过程出现较大变化。如今，挖矿活动转移到现场可编程门阵列(FPGA)或专用芯片(ASIC)上来，这种FPGA或ASIC挖矿模式的挖矿效率非常高。D触发器应用非常广泛，可用做数字信号的寄存，移位寄存，分频和波形发生器等。D触发器具有数据(Data)和时钟(CLK)两个输入，具有一个输出(Q)，可将数据写入到D触发器中或从其中读取数据。CN1883116A公开了一种如图1所示的正反馈D触发器电路106，包括模拟开关300、反相器302、模拟开关304、反相器306、反相器308、模拟开关310、反相器312、以及模拟开关314。模拟开关300、304、310以及314是使用P通道/N通道晶体管的模拟开关，通过与CK同相位的CKP以及与CK反相位的CKN进行开关动作。反相器302、306、反相器308以及312是CMOS反相器。由此可以看出，一个传统的D触发器基本上需要16个PMOS/NMOS晶体管，所占面积较大。对于新一代用于挖掘虚拟数字货币的计算设备而言，挖矿过程就是进行大量重复性的逻辑计算流水线，这就需要若干个D触发器进行存储数据。这样在需要大量D触发器的计算设备中，就会导致芯片面积增大、运算速度变慢、漏电不好控制的缺点。CN1883116A还公开了一种如图2所示的动态D触发器电路102，动态D触发器电路102包括第1模拟开关200、第1反相器202、第2模拟开关204、以及第2反相器206。动态D触发器电路102通过第1模拟开关200与第2模拟开关204的模拟开关、以及第1反相器202与第2反相器206的门电容及布线电容等寄生电容，构成采样保持电路。由上述动态D触发器构成的寄存器，存在模拟开关不易控制、存取速度慢的问题。
技术实现思路
本技术所要解决的技术问题是提供一种用于计算设备的多路并联寄存器，可以有效降低设计难度，减小芯片面积，降低功耗、实现时钟同步。为了实现上述目的，本技术提供了一种多路并联寄存器，包括：多个输入端，用于输入数据；一时钟控制端，用于输入时钟信号；多个输出端，用于输出数据；一时钟缓冲器，用于将所述时钟控制端输入的时钟信号缓冲之后向所述多个动态D触发器提供时钟信号；多个动态D触发器，所述多个动态D触发器并联连接在所述多个输入端和所述多个输出端之间，用于在时钟信号控制下锁存和/或读出所述数据，每一所述多个动态D触发器包括一第一锁存单元，一第二锁存单元以及一输出驱动单元；其中，所述第二锁存单元在所述时钟信号控制下通过单一器件实现高电平、低电平和高阻三种状态的输出；所述第一锁存单元采用延迟单元，和/或所述时钟缓冲器采用超低阈值单元。上述的多路并联寄存器，其中，所述第二锁存单元为三态反相器。上述的多路并联寄存器，其中，所述时钟缓冲器包括多个级联的缓冲单元。上述的多路并联寄存器，其中，所述三态反相器进一步包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管以及所述第二NMOS晶体管依次串接在电源、地之间。上述的多路并联寄存器，其中，所述第一PMOS晶体管、所述第二NMOS晶体管根据时钟信号进行开关控制，第一PMOS晶体管和第二NMOS晶体管的时钟信号反相。上述的多路并联寄存器，其中，所述第二PMOS晶体管与所述第一NMOS晶体管根据时钟信号进行开关控制，所述第二PMOS晶体管和所述第一NMOS晶体管的时钟信号反相。使用本技术的多路并联寄存器，可以减小近30％的芯片面积，从而降低芯片的生产成本，增加产品竞争力。可以简化后端布局布线设计流程，降低设计难度，提高性能，增加实用性。为了更好地实现上述目的，本技术还提供了一种数据运算单元，包括互联连接的控制电路、运算电路、多个多路并联寄存器，所述多个多路并联寄存器为串联和/或并联连接；其中，所述多个多路并联寄存器为上述任意一种所述的多路并联寄存器。为了更好地实现上述目的，本技术还提供了一种芯片，其采用上述任意一种数据运算单元。为了更好地实现上述目的，本技术还提供了一种用于计算设备的算力板，其采用上述任意一种芯片。为了更好地实现上述目的，本技术还提供了一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板为上述的任意一种所述算力板。本技术的有益功效在于：能够更好地节约芯片面积，降低生产成本，进一步降低计算设备的功耗。以下结合附图和具体实施例对本技术进行详细描述，但不作为对本技术的限定。在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“连接”一词在此为包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。附图说明图1为现有正反馈D触发器示意图；图2为现有动态D触发器示意图；图3为本技术多路并联寄存器示意图；图4A为本技术一实施例动态D触发器电路示意图；图4B为本技术另一实施例动态D触发器电路示意图；图5A为本技术动态D触发器写数据时的等效电路图；图5B为本技术动态D触发器数据保持状态下的等效电路图；图6为本技术动态D触发器时序图；图7为本技术数据运算单元示意图；图8为本技术芯片示意图；图9为本技术算力板示意图；图10为本技术计算设备示意图。其中，附图标记：100：寄生电容106：正反馈D触发器电路200，204，300，304，310，314：模拟开关：400：多路并联寄存器102，401，500，600：动态D触发器402：时钟缓冲器501，601：传输门502，602：三态反相器202，206，302，306，308，312，503，603：反相器506，510，511：PMOS晶体管507，512，513：NMOS晶体管508，509，514，515：栅极端550，551，650，651：节点D[n]，504：输入端Q[n]，505：输出端CLK，CLKN，C本文档来自技高网...

【技术保护点】
1.一种多路并联寄存器，其特征在于，包括：多个输入端，用于输入数据；一时钟控制端，用于输入时钟信号；多个输出端，用于输出数据；一时钟缓冲器，用于将所述时钟控制端输入的时钟信号缓冲之后向多个动态D触发器提供时钟信号；所述多个动态D触发器并联连接在所述多个输入端和所述多个输出端之间，用于在时钟信号控制下锁存和/或读出所述数据，每一所述多个动态D触发器包括一第一锁存单元，一第二锁存单元以及一输出驱动单元；其中，所述第二锁存单元在所述时钟信号控制下通过单一器件实现高电平、低电平和高阻三种状态的输出。

【技术特征摘要】
1.一种多路并联寄存器，其特征在于，包括：多个输入端，用于输入数据；一时钟控制端，用于输入时钟信号；多个输出端，用于输出数据；一时钟缓冲器，用于将所述时钟控制端输入的时钟信号缓冲之后向多个动态D触发器提供时钟信号；所述多个动态D触发器并联连接在所述多个输入端和所述多个输出端之间，用于在时钟信号控制下锁存和/或读出所述数据，每一所述多个动态D触发器包括一第一锁存单元，一第二锁存单元以及一输出驱动单元；其中，所述第二锁存单元在所述时钟信号控制下通过单一器件实现高电平、低电平和高阻三种状态的输出。2.如权利要求1所述的多路并联寄存器，其特征在于：所述第二锁存单元为三态反相器。3.如权利要求2所述的多路并联寄存器，其特征在于：所述时钟缓冲器包括多个级联的缓冲单元。4.如权利要求3所述的多路并联寄存器，其特征在于：所述三态反相器进一步包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管以及所述第二NMOS晶体管依次串接在电源、地之间。5.如权利要求4所述的多路并联...

【专利技术属性】
技术研发人员：刘杰尧，张楠赓，吴敬杰，马晟厚，
申请(专利权)人：北京嘉楠捷思信息技术有限公司，
类型：新型
国别省市：北京,11