一种SOI功率开关的ESD保护器件制造技术

本发明专利技术涉及半导体器件技术领域，尤其涉及一种SOI功率开关的ESD保护器件，包括：P型衬底；P型衬底上的N型深阱；在N型深阱上依次排布的第一N阱、第一P阱、第一P型本征掺杂区、第二N阱、第二P型本征掺杂区、第二P阱、第三N阱，第一P型本征掺杂区隔离第一P阱和第二N阱，第二P型本征掺杂区隔离第二N阱和第二P阱；第一P阱内包括第一P+注入区、第一N+注入区；第二P阱内包括第二N+注入区、第二P+注入区；第二N阱上有栅氧化层，第一P+注入区和第一N+注入区连接至阳极，第二N+注入区和第二P+注入区连接至阴极，提高了器件的维持电压，降低了器件的触发电压，提高了双向防护性能。

【技术实现步骤摘要】
一种SOI功率开关的ESD保护器件
本专利技术涉及半导体器件
，尤其涉及一种SOI功率开关的ESD保护器件。
技术介绍
静电放电(ESD，ElectronStaticDischarge)是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时1000ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。随着集成电路工艺的进步，MOS管的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的ESD防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。ESD现象的模型主要有四种：人体放电模型(HBM)、机械放电模型(MM)、器件充电模型(CDM)以及电场感应模型(FIM)。对一般集成电路产品来说，一般要经过人体放电模型，机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。随着SOI技术的快速进展，SOI功率集成电路的ESD保护已成为一个主要的可靠性设计问题。在SOI功率集成电路中，二极管、GGNMOS、SCR等都可以用本文档来自技高网...

【技术保护点】
1.一种SOI功率开关的ESD保护器件，其特征在于，包括：P型衬底；所述P型衬底上的N型深阱；在所述N型深阱上依次排布的第一N阱、第一P阱、第一P型本征掺杂区、第二N阱、第二P型本征掺杂区、第二P阱、第三N阱，所述第一P型本征掺杂区隔离所述第一P阱和所述第二N阱，所述第二P型本征掺杂区隔离所述第二N阱和所述第二P阱；所述第一P阱内包括第一P+注入区、第一N+注入区；所述第二P阱内包括第二N+注入区、第二P+注入区；所述第二N阱上有栅氧化层，所述第一P+注入区和所述第一N+注入区连接至阳极，所述第二N+注入区和所述第二P+注入区连接至阴极。

【技术特征摘要】
1.一种SOI功率开关的ESD保护器件，其特征在于，包括：P型衬底；所述P型衬底上的N型深阱；在所述N型深阱上依次排布的第一N阱、第一P阱、第一P型本征掺杂区、第二N阱、第二P型本征掺杂区、第二P阱、第三N阱，所述第一P型本征掺杂区隔离所述第一P阱和所述第二N阱，所述第二P型本征掺杂区隔离所述第二N阱和所述第二P阱；所述第一P阱内包括第一P+注入区、第一N+注入区；所述第二P阱内包括第二N+注入区、第二P+注入区；所述第二N阱上有栅氧化层，所述第一P+注入区和所述第一N+注入区连接至阳极，所述第二N+注入区和所述第二P+注入区连接至阴极。2.如权利要求1所述的ESD保护器件，其特征在于，所述第二N阱的宽度范围为2-8μm。3.如权利要求1所述的ESD保护器件，其特征在于，所述第一P型本征掺杂区和所述第二P型本征掺杂区的宽度范围为1-10μm。4.如权利要求1所述的ESD保护器件，其特征在于，所述第一P型...

【专利技术属性】
技术研发人员：蔡小五，刘海南，曾传滨，赵海涛，卜建辉，罗家俊，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11