DRAM输出驱动电路及其减小漏电的方法技术

本发明专利技术一种DRAM输出驱动电路及其减小漏电的方法，包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，上拉晶体管和下拉晶体管之间驱动电压输出端dq；所述的上拉晶体管的基底连接电压选择器的输出端，电压选择器的输入端分别连接对应的加载电压和额外加载电压，电压选择器的控制端连接电压选择信号。通过设置的电压选择器针对不同的上拉晶体管，在不同状态下选择不同大小的基底电压，使其能够针对不同上拉晶体管的漏电流的大小和阈值电压的相关性，实现输出驱动电路在省电模式时减小漏电流，从而减小漏电，并且在正常工作的情况下能够给输出级提供足够的驱动能力；有效减少DRAM输出驱动电路在省电模式下的漏电流。

DRAM Output Drive Circuit and Its Method of Reducing Leakage

【技术实现步骤摘要】
DRAM输出驱动电路及其减小漏电的方法
本专利技术涉及DRAM输出驱动电路，具体为DRAM输出驱动电路及其减小漏电的方法。
技术介绍
现有技术中，DRAM存储器的输出驱动电路，按照上拉晶体管的类型包括如下两种类型：一种是当上拉晶体管为PMOS，即P1，如图1所示。在DRAM的省电模式下，dq引脚被连接到gnd，PMOS的连接状态为：vb＝vdd；省电模式：dat_pu＝vdd，data_pd＝gnd，dq＝gnd；尽管P1在vsg＝0v时没有导通，还是有从vdd到dq的漏电，这是由器件特性决定的，其中vsg是指P1的源极和栅极压差。另一种是当上拉晶体管为NMOS，即N1，如图2所示。在DRAM的省电模式下，dq引脚被连接到gnd，NMOS的连接状态为：vb＝gnd；省电模式：dat_pu＝gnd，data_pd＝gnd，dq＝gnd；尽管N1在vgs＝0v时没有导通，还是有从vdd到dq的漏电，这是由器件特性决定的，其中vgs是指N1的栅极和源极压差。但是，在lowpower电路设计中，器件在关闭状态下的漏电是需要重点考虑的，因此，现有技术中DRAM存储器在省电模式下，输出级驱动电路本文档来自技高网...

【技术保护点】
1.DRAM输出驱动电路，其特征在于，包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，上拉晶体管和下拉晶体管之间驱动电压输出端dq；所述的上拉晶体管的基底连接电压选择器的输出端，电压选择器的输入端分别连接对应的加载电压和额外加载电压，电压选择器的控制端连接电压选择信号。

【技术特征摘要】
1.DRAM输出驱动电路，其特征在于，包括依次连接在工作电压端和接地电压端的上拉晶体管和下拉晶体管，上拉晶体管和下拉晶体管之间驱动电压输出端dq；所述的上拉晶体管的基底连接电压选择器的输出端，电压选择器的输入端分别连接对应的加载电压和额外加载电压，电压选择器的控制端连接电压选择信号。2.根据权利要求1所述的DRAM输出驱动电路，其特征在于，当上拉晶体管为PMOS时，电压选择器的输入的加载电压和额外加载电压分别为工作电压vdd和额外工作电压vdd1，额外工作电压vdd1高于工作电压vdd；正常工作模式下，加载工作电压vdd；省电工作模式下，加载额外工作电压vdd1。3.根据权利要求1所述的DRAM输出驱动电路，其特征在于，当上拉晶体管为NMOS时，电压选择器的输入的加载电压和额外加载电压分别为接地电压gnd和额外接地电压v_neg，额外接地电压v_neg低于接地电压gnd；正常工作模式下，加载接地电压gnd；省电工作模式下，加载额外接地电压gnd。4.DRAM输出驱动电路减小漏电的方法，其特征在于，基于权利要求1所述的DRAM输出驱动电路，通过对电压选择信号Power_down的控制，对上拉...

【专利技术属性】
技术研发人员：刘成，白亮，向荣，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：陕西,61