半导体功率器件的并行测试设备制造技术

本发明专利技术公开半导体功率器件的并行测试设备，其用于并行地测量多个所述半导体功率器件的电性参数，其包括测试头(100)、连接电缆(200)、和测试电脑(400)，其中，借助于所述连接电缆(200)，所述测试头(100)能够与所述测试电脑(400)通讯连接。所述测试头(100)包括接触电路板(101)、主控电路板(102)、TIB测试资源接口板(103)、可编程负载加载板(104)、和探针接触装置(105)；所述测试头的主控电路板(102)能够通过编程设计控制所述可编程负载加载板(104)，动态地分配测试资源，按乒乓测试模式并行地测试所述半导体功率器件。本发明专利技术达到了提高测试效率的技术效果。

【技术实现步骤摘要】
半导体功率器件的并行测试设备
本专利技术涉及专门适用于制造或处理半导体或固体器件或其部件过程中的测试或测量方法或设备的
(H01L21/66)，本专利技术尤其涉及半导体功率器件的并行测试设备。
技术介绍
现有传统的半导体功率器件的生产流程如图1所示：在晶圆装载工位将晶圆粘贴在蓝膜上，通过晶圆切割工位将整片晶圆切割成一个个独立的芯片，芯片粘贴工位再把芯片粘接在框架上，框架上的芯片上的垫块式焊点再用高纯度的金属丝在芯片焊线工位焊接连接在框架上的指定引线脚上，接下来整体热硬化和注塑固化，电镀管脚切筋成型后的芯片放置到管子里面去后再分粒测试良品打印包装。针对目前传统的测试工位单粒芯片测试的局限性描述有如下几个方面：(1)单个芯片的测试速度慢，芯片传送时间累积生产周期长。(2)单个芯片个体因素导致人为干涉因素质量风险提高。(3)单粒芯片通用金手指每个都需要单独定位易导致接触不良引起的测试良品率下降，从而造成不必要的成本浪费。专利文献CN102253324B公开一种应用该并行测试结构测试热载流子效应的方法，包括以下步骤：S1、进行单个器件阶段的测试，S2、进行应力加载阶段的测试，S3、反复交替步骤S1和步骤S2的测试，比较多次测量的电学性能参数。本专利技术可以提高MOS器件热载流子的测试效率。专利文献CN101702005B公开一种与时间相关电介质击穿(TDDB)的并行测试电路。利用本专利技术提供的TDDB并行测试电路可以大大缩短晶体管器件的TDDB的检测时间，大大提高晶体管器件的检测效率，有效降低了生产成本。专利文献CN106788441A公开一种驱动MOS薄膜电阻阵的DAC阵列控制电路，包括依次相连接的图像数据FIFO、时序控制电路和DAC阵列；DAC阵列为m×n结构，即m个DAC为一组，共有n组；m和n均为不包含0的自然数；每一组中的m个DAC的数据输入端并行连接，n组DAC各自独立与时序控制电路相连接；DAC阵列的输出端用于与MOS薄膜电阻阵相连接，DAC的通道数量与MOS薄膜电阻阵的模拟信号输入端数量一致，且一一对应；时序控制电路为双缓冲控制模式；该一种驱动MOS薄膜电阻阵的DAC阵列控制电路保证了多路DAC数据加载的正确性，提高了图像数据刷新的效率，保证了图像数据DAC转换的可靠性和实时性。专利文献CN101728293B公开一种MOS晶体管器件栅氧化层完整性(GOI)测试的方法，包括以下步骤：提供一测试电源；将多个待测MOS晶体管器件分别连接于所述测试电源；检测此时所述MOS晶体管器件漏电流；当所述漏电流突然变化时，开启侦测装置，检测所述MOS晶体管器件上的失效点。利用该方法，还可以在对MOS晶体管器件进行栅氧化层可靠性的测试时，特别是采用并行时间相关电介质击穿(TDDB)测试时，不仅可以评估待测器件的寿命，而且可以同步且及时而精确反映待测MOS晶体管器件栅极氧化层上失效点的具体情况，从而对器件进行进一步的失效分析。专利文献CN205670168U公开一种基于电压表头的电压测试装置，包括电压接入单元、PLC单元和电压表头检测显示单元，电压接入单元包括第一直流幅值电压输入接口、第二直流幅值电压输入接口和交流电压输入接口；PLC单元包括乒乓开关阵列、船型开关阵列和空气开关阵列；所述电压表头检测显示单元包括三线直流电压表头单元、两线直流电压表头单元和两线交流电压表头单元。本技术通过电压表头单元来测试待测电压值，能节省开发时间和开发成本；整个测试过程简单明了，结果显示直观形象、测试时间短，准确率高，而且本测试装置结构紧凑，操作简单，并可满足用户的个性化测试需求。专利文献CN203084151U公开一种基于电源关断技术的乒乓测试机，包括多个测试头，以及与所述测试头电连接的电源控制模块；本技术的优点在于：该测试机克服了现有的基于乒乓测试原理的测试机在交替测试切换过程中需切断大量信号而影响测试效率和准确度的缺陷，测试效率快速和准确度高。专利文献CN202903908U公开一种PCB电路板测试设备，尤其是涉及一种新型乒乓模式真空双工位PCB电路板测试设备。一种新型乒乓模式真空双工位PCB电路板测试设备，其特征在于，包括测试设备本体(1)、设置在测试设备本体(1)上的上盖治具(2)以及下盖治具(3)，所述上盖治具(2)一端与下盖治具(3)一端铰接；所述上盖治具(2)上设置有提手(4)；上盖治具(2)后方设置有省力组件；所述省力组件与提手(4)固连。因此，本技术具有如下优点：1.设计合理，结构简单且完全实用；2.自动化程度高，同时又能减少作业人员的体力消耗和疲劳，从而提高工作效率30％以上和产品判别的准确性20％以上。专利文献CN201637797U公开一种测试机，包括多个测试头，还包括通过数据接口与多个测试头连接的控制模块，控制模块接收测试信号，通过数据接口指示多个测试头顺次开始测试，每个测试头测试完成后将测试结果通过数据接口发送给控制模块，待所有测试头均完成了一次测试后，将所有的测试结果通过控制模块集中输出。上述测试机配备有多个测试头，晶圆每移动并与探针卡接触一次，可以测试与测试头数量相等的芯片，相对于每移动并与探针卡接触一次只能测试一个芯片的传统单芯片测试的测试机，大大提高了测试速度和效率。且只需要与一台探针台配合进行测试，相对于需要与两台探针台配合进行乒乓测试的测试机，能够节省成本。专利文献CN103311143B公开一种芯片封装测试装置及其使用的引线框架，该装置包括测试处理单元、接触器支架和多个接触器单元，引线框架固设于接触器支架上，接触器单元上设有由多个接触探针组成的探针阵列，接触探针间的间隔尺寸与引线框架上封装芯片引脚间的间隔尺寸在横向和纵向上相匹配，接触探针采用平台接触方式设置于接触器支架上且与封装芯片引脚电性相连，封装芯片的数量为接触探针阵列中所含接触探针数量的整倍数；引线框架上的注塑胶道包括多个胶囊形狭槽，两个胶囊形狭槽的连接间隔位于芯片引脚的位置，胶囊形狭槽位于芯片端部的位置且成一一对应关系，注塑胶道位于引线框架的上表面。本专利技术不仅提高了并行测试效率，且提高了引线框架和模封材料的利用率。专利文献CN101702005B公开包括多个MOS晶体管器件的与时间相关电介质击穿的并行测试电路，并不是用于测试MOS晶体管器件的并行测试装置。专利文献CN102253324B公开MOS器件热载流子效应的并行测试结构，但没有公开控制电路的乒乓模式。专利文献CN101728293B公开MOS晶体管器件栅氧化层完整性(GOI)测试的方法，但没有公开控制电路的乒乓模式。专利文献CN106788441A公开驱动MOS薄膜电阻阵的DAC阵列控制电路，并不是用于测试MOS晶体管器件的并行测试装置。专利文献CN201637797U、CN202903908U、、CN203084151U、CN205670168U公开了控制电路的乒乓模式，但并没有公开对半导体功率器件的测试。专利文献CN103311143B公开一种芯片封装测试装置及其使用的引线框架，但没有公开并行测试装置的具体结构设计。
技术实现思路
为了克服现有技术的不足，本专利技术的目的之一在于提出半导体功率器件的并行测试设备，其能够对整条框架上的器件进行并行测试，应用于本文档来自技高网...

【技术保护点】
1.半导体功率器件的并行测试设备，其用于并行地测量多个半导体功率器件的电性参数，其包括测试头(100)、连接电缆(200)、和测试电脑(400)，其中，借助于所述连接电缆(200)，所述测试头(100)能够与所述测试电脑(400)通讯连接；其特征在于：所述测试头(100)包括接触电路板(101)、主控电路板(102)、TIB测试资源接口板(103)、可编程负载加载板(104)、和探针接触装置(105)；所述接触电路板(101)与所述主控电路板(102)及所述TIB测试资源接口板(103)通讯连接；所述接触电路板(101)借助于所述探针接触装置(105)能够按接触方式连接半导体功率器件；所述测试头(100)的所述主控电路板(102)能够通过编程设计控制所述可编程负载加载板(104)，动态地分配测试资源，按乒乓测试模式并行地测试半导体功率器件。

【技术特征摘要】
1.半导体功率器件的并行测试设备，其用于并行地测量多个半导体功率器件的电性参数，其包括测试头(100)、连接电缆(200)、和测试电脑(400)，其中，借助于所述连接电缆(200)，所述测试头(100)能够与所述测试电脑(400)通讯连接；其特征在于：所述测试头(100)包括接触电路板(101)、主控电路板(102)、TIB测试资源接口板(103)、可编程负载加载板(104)、和探针接触装置(105)；所述接触电路板(101)与所述主控电路板(102)及所述TIB测试资源接口板(103)通讯连接；所述接触电路板(101)借助于所述探针接触装置(105)能够按接触方式连接半导体功率器件；所述测试头(100)的所述主控电路板(102)能够通过编程设计控制所述可编程负载加载板(104)，动态地分配测试资源，按乒乓测试模式并行地测试半导体功率器件。2.根据权利要求1所述的半导体功率器件的并行测试设备，其特征在于：并行测试设备还包括大功率电压电流源(300)。3.根据权利要求2所述的半导体功率器件的并行测试设备，其特征在于：所述连接电缆(200)包括与所述测试电脑(400)连接的通讯电缆、与所述大功率电压电流源(300)连接的功率电缆、和与所述测试头(100)连接的控制电缆。4.根据权利要求1所述的半导体功率器件的并行测试设备，其特征在于：半导体功率器件的并行测试设备还包括测试支架(110)和操作机台(111)，其中，所述测试支架(110)用于支承和固定所述测试头(100)，并保证所述操作机台(111)与所述测试头(100)之间的相对定位，所述操作机台(111)包括条式芯片托盘(112)。5.根据权利要求3所述的半导体功率器件的并行测试设备，其特征在于：所述主控电路板(102)还包括DCS集成模块电路板(106)、浮动驱动板卡(107)、和开关控制模块(108)。6.根据权利要求1所述的半导体功率器件的并行测试设备，其特征在于：所述主控电路板(102)还包括TIB板卡接口和第一连接装置，其中，TIB板卡接口用于连接所述TIB测试资源接口板(103)，所述TIB测试资源接口板(103)包括数字通道和PPMU单元；第一连接装置用于连接所述主控电路板(102)与数字通道、PPMU单元。7.根据权利要求5所述的半导体功率器件的并行测试设备，其特征在于：所述开关控制模块(108)包括开关控制位，其中，所述开关控制位能够驱动微测试收发器，也能够驱动MOS半导体开关，所述微测试收发器芯片具有16个编程控制开关，所述编程控制开关能够通过单线协议框架单独地编程控制。8.根据权利要求6所述的半导体功率器件的并行测试设备，其特征在于：所述TIB测试资源接口板(103)包括320个数字通道和64个PPMU单元。9.根据权利要求7所述的半导体功率器件的并行测试设备，其特征在于：所述开关控制模块(108)包括240个开关控制位。10.根据权利要求5所述的半导体功率器件的并行测试设备，其特征在于：在所述主控电路板(102)上安装有4块所述DCS集成模块电路板(106)，其中，每块所述DCS集成模块电路板(106)包括12个DCS模块(1061)。11.根据权利要求1所述的半导体功率器件的并行测试设备，其特征在于：所述主控电路板(102)包括负载可编程板卡(109)，所述负载可编程板卡(109)包括负载可编程模块(1091)，所述负载可编程模块(1091)包括负载可编程单元(1092)、差分仪表通道(1093)、和时间测量单元(1094)。12.根据权利要求11所述的半导体功率器件的并行测试设备，其特征在于：所述主控电路板(102)包括4块所述负载可编程板卡(109)，每块所述负载可编程板卡(109)包括12个所述负载可编程模块(1091)。13.根据权利要求10所述的半导体功率器件的并行测试设备，其特征在于：所述可编程负载加载板(104)包括可编程的电感负载(1041)和可编程的电阻负载(1042)；所述可编程负载加载板(104)是通过所述接触电路板(101)和所述主控电路板(102)，把测试需要用到的所述可编程的电感负载(1041)和所述可编程的电阻负载(1042)作为负载加载到测量中去，为每个测试站提供所述可编程的电感负载(1041)和所述可编程的电阻负载(1042)。14.根据权利要求13所述的半导体功率器件的并行测试设备，其特征在于：所述可编程负载加载板(104)包括96个所述可编程的电感负载(1041)和192个所述可编程的电阻负载(1042)。15.根据权利要求5所述的半导体功率器件的并行测试设备，其特征在于：所述浮动驱动板卡(107)包括浮动驱动测量源(1071)，其中，浮动驱动源由光耦隔离，并可编程浮动电压数字驱动。16.根据权利要求15所述的半导体功率器件的并行测试设备，其特征在于：所述主控电路板(102)包括4块所述浮动驱动板卡(107)，每块所述浮动驱动板卡(107)包括12个所述浮动驱动测量源(1071)。17.根据权利要求14所述的半导体功率器件的并行测试设备，其特征在于：所述探针接触装置(105)包括探针(1051)和托架(1052)，其中，所述探针(1051)装配在所述托架(1052)上，所述探...

【专利技术属性】
技术研发人员：陈飞，杨宇，都俊兴，周杰，张震，
申请(专利权)人：深圳赛意法微电子有限公司，
类型：发明
国别省市：广东,44